SU1608666A1

SU1608666A1 - Устройство дл контрол ЭВМ

Info

Publication number: SU1608666A1
Application number: SU874183820A
Authority: SU
Inventors: Валерий Михайлович Козуб; Александр Ефимович Лысенко; Владимир Владимирович Сушко; Николай Николаевич Новиков; Юрий Александрович Романенко
Original assignee: Предприятие П/Я Р-6891; Серпуховское Высшее Военное Командно-Инженерное Училище Им.Ленинского Комсомола
Priority date: 1987-01-16
Filing date: 1987-01-16
Publication date: 1990-11-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при разработке вычислительных систем с повышенными требовани ми к достоверности получаемых результатов. Целью изобретени вл етс повышение достоверности контрол . Устройство содержит блоки буферной пам ти, блок контрол по модулю, блок сравнени , блок выдачи признака результата, триггеры, элементы ИЛИ, сумматор и блок задани смещени . 1 ил.

Description

по

Изобретение относитс .к вьиисли- тель ой технике и может быть исполь- зова но при разработке вычислительных систем с повьппенными требовани ми к достэверности получаемых результатов.

Цель изобретени - повьппение достоверности контрол .

На чертеже представлена схема устройства.

стройство содержит блок 1 сверт- модулю, первый блок 2 буферной

блок 3 контрол по модулю, 4 сравнени , второй блок 5 бу- пам ти, третий блок 6 буферной блок 7 выдачи признака ре- , блок 8 посто нной пам ти, 9 оперативной пам ти, первый ер 10, абонент 11, второй триг- 12, первый 13 и второй 14 злеменпроцессор 15, сумматор 16, 17 задани смещени . Процессор Злоки 1, 8 и 9 и абонент 11 вл - узлами контролируемой ЭВМ. На

пам ги

ки

па

блок

ферной

пам ти

зульгата

блок

три г

гер

ты И№

блок

15,

ютс

схеме также изображены: шина 18 управлени , шина 19 адреса, шина .0 данных и шина 21 контрольных разр дов , входы 22.1 и 22.2 сравниваемых кодов опеоаш1и, входы 23.1 и 23.2 сравниваемых адресов операндов,входы 24.1-24.3 сравниваемых команд и вход 24.4 разрешени блока 4 сравнени ,выходы которого: 25 - сравнени кодов операций, 26 - сравнени адресов операндов , 27 - сравнени команд; выходы 28 совпадени адресов операндов,

29- совпадени кодов операций,

30- сброса блока 7 вьщачи признака результата.

Блок 17 задани смещени представл ет собой набор переключателей.

Работа устройства может осуществл тьс в двух режимах.

При первом режиме функционировани ошибок в работе ycTpoiicTBa . нет, т.е. на выходе блока 3 контрол сигнал отсутствует. В этом режиме

(Л

О5

о

00

о: о:

О5

осуществл етс контроль функциониро вани блока 2 путем перестройки устройства, т.е. в этом случае дл контрол работы блока 2 информаци параллельно записываетс еще в два блока пам ти 5 и 6. Если возникает ошибка в функционировании, то устройство сразу перестраиваетс во второй режим работы, блоки 5 и 6 начинают вьтолн ть .возложенные на них; функции.

Дл исключени ложного срабатывани блока 4 его разрешающий вход соединен с инверсным выходом триггера 12.

Второй блок 5 буферной пам ти работает следующим образом. При отсутствии сигнала запроса прерывани весь формат текущей команды поступает на вход блока 5. Дл считывани текущей команды с блока 5 на его вход поступает адрес, присвоенный блоку 5, а на шину 18 управлни постзшает команда считывани . По этому сигналу информаци с блока 5 поступает на выход блока 5, а с него - на шину 20 данных. Запись формата команды с шины 20 данных в блок 5 осуществл етс при наличии сигнала записи на шине

18управлени при наличии адреса блока 5 на шине 19 адреса.

При наличии сигнала запрос прерывани перебрасываетс на триггер 10 от триггера 12 или от сигнала, снимаемого с выхода 27 блока 4 сравнени , чт о приводит к выдаче информа- ции на выход блока 5.

Работа второго блока 6 буферной пам ти аналогична работе блока 5.

Блок 7 выдачи признака результата работает следующим образом. Дл выбора этого блока поступает код по шине

19адреса, соответствуюпщй данному блоку. На вход блока 7 с шины 18 управлени поступает сигнал считывани , который также подготавливает данный блок к работе. При поступлении на его вход сигнала с-выхода 25 блока 4 сравнени , который обеспечивает сравнение кодов операций, с выхода блока 7 информахщ поступает на шину 20 анных. При поступлении сигнала на вход блока 7 с выхода 26 блока 4 сравнени , который обеспечивает сравнение адресов операндов, данна инормаци поступает на шину 20 данных. Наличие сигналов на выходах 28 и 29 блока 7 вл етс признаком того , что

0

5

0

искома чейка блока 9 оперативной пам ти найдена. Только после этого на шине 18 управлени по витс сигнал Сброс, который поступает на вход блока 7 и, при наличии адреса блока 7 на шине 19 адреса, с выхода блока 7 снимаетс сигнал сброса на триггеры 10 и 12.

В блоке 8 посто нной пам ти и блоке 9 оперативной пам ти наиболее важные команды записываютс в дублированные чейки. Так, в блоке 8 посто нной пам ти записана команда считывани , причем адрес команды считывани (АКС1) будет отличатьс от адреса команды считывани второй на единицу (АКС1+1). По адресу операнда 1 записываетс в операнд 1 (), а по адресу операнда 2 записываетс операнд 2, причем адреса этих операндов будут отличатьс на величину смещени А.

25

АО,2

+ А

сме1ц

0

5

0

5

0

5

Устройство работает следуюш 1м образом .

Процессор 15 работает по программе , записанной в блоке 8 посто нной пам ти. Команды могут записывать либо считывать операнды с блока 9 оперативной пам ти. Запись в блок 9 оперативной пам ти всегда сопровождаетс формированием и занесением контрольных кодов в контрольные разр ды, которые формируютс следующим образом .

По шине 20 данных операнд поступает на вход блока 1 свертки, где сворачиваетс по модулю q, и при поступлении по шине адреса кода адреса , соответствующего данному блоку, и при наличии сигнала Запись на щине 18 управлени контрольный код поступает на шину 21 контрольных разр дов и далее - на запись в контрольный разр д блока 9 оперативной пам ти.

При считывании операнда он поступает по шине 20 данных на вход блока 3 контрол , где сворачиваетс по модулю q и сравниваетс с контрольными разр дами, поступающими по шине 21 контрольных разр дов. После опознани адреса зоны блока 9 оперативной пам ти и при наличии сигнала считывани с ишны 18 управлени начинаетс процесс сравнени .

в блоки 2.

J и

с шины 20 данных

заг|исываетс формат команды в момент ее считывани с блока 8 посто нной пам ти. Блок 4 сравнени осуществл ет

в этом случае, сравнение записанной в блоки 2, 5 и 6 информации.

Если в процессе считывани информации с блока 9 оперативной пам ти

86666

ци тто( на входы блока 4 сравнени и сумматора 16. Б.чок 4 сравнивает К071Ы операций считывани . На второй вход сумматора 16 подаетс смешение (j с/лещ - блока 17 задани смещени . На сумматора 16 значение выходной информации будет определ тьс выражением

произойдет ее искажение,то это обнаружитс блоком 3 контрол , так как эталонный остаток по модулю q будет от:;ичатьс от значени остатка по мо;;улю q, вычисленного на данный момент времени. Это приведет к перебро- t5 С1твл ет сравнение адресов операндов су в единичное состо ние триггера 12, ас выхода элемента ИЛИ 13 на процессор 15 поступит сигнал запроса прерывани . Переброс триггера 12 приведет к перебросу в единичное сос;то ние триггера 10 и блокировке

20

двух команд, С выхода блока 6 информ ци поступает на вход 23,1 блока 4 сравнени и на вход 22,2 блока 20 сравнени . Выходные сигналы выходов 25 и 26 блока 4 сравне1га поступают на блок 7 выдач1{ признака результата Опрос блока 7 осуществл етс при наличии сигнала считывани на ишне 18 и его кода адреса на шине адреса. По вление сигнала на выходе 29 блока 7 признака вида чейки свиедетельству- ет о том, что коды операций считывани совпали. По вление сигнала на выходе 28 этого блока свидетельствует о том, что адреса операндов первой и второй команды совпали, С этого момента начинаетс процесс восстановлени сбившейс информации, т,е, информаци с чейки блока 9 опе ративной пам ти, соответствующа адресу второго операнда, переписываетс в чейку по адресу первого операнда . После этого процессор 15 по Ш1не 18 управлени выдает команду сброса, котора приходит на вход блока 7 и при наличии кода адреса на шине 19 выхода 30 блока 7 вьща- етс сигнал на приведение в исходное со сто ние триггеров 12 и 10. После вос

бЛ(

1ка

2.

Таким образом, в блоке 2 будет записан формат текущей команды.

Переброс триггера 10 приводит к переводу блоков 5 и 6 в режим выдачи информации. Сигнал запроса пре- рынани может формироватьс и в случае неравенства информации, поступающей на входы блока 4 сравнени , В Г Том случае сигнал с выхода 27 блока 4 сравнени приводит к перебросу в единичное состо ние триггера 10 и поступает на вход элемента ИЛИ 13. С выхода последнего сиг- Haj: .запроса прерывани поступает на вход прерывани процессора 15. Посла поступлени сигнала запроса пре- рыиани процессор 15 выдает соответ- стиующие команды на шину адреса 19 и :гправлени 18 с целью перезаписи инсюрмации с блока 2 во внутренний регистр процессора. После этого в соответствии с информацией, записанной во внутренний регистр процессора 15, он выдает команду на считыва- HH(i формата первой команды из блока 8. ее

ли1 ивает адрес кода считывани и за- пи( ынает эту информацию в свой второй внутренний регистр. Затем в соответствии с записанной информацией во второй регистр 15 процессора из блока 8 посто нной пам ти считываетс формат второй команды.Эта команда записываетс в блок 6. Формат первой команды поступает на выход

Одновременно осуществл етс запис в блок 5. Далее процессор 15 увебл

жа 5, с выхода которого информа

АО,, 7.

AOJ

+ А

с ец

Эта информаци поступает на вход 23,2 блока 4 сравнени . Блок 4 осуще5 С1твл ет сравнение адресов операндов

0

5

0

двух команд, С выхода блока 6 информаци поступает на вход 23,1 блока 4 сравнени и на вход 22,2 блока 20 сравнени . Выходные сигналы выходов 25 и 26 блока 4 сравне1га поступают на блок 7 выдач1{ признака результата. Опрос блока 7 осуществл етс при наличии сигнала считывани на ишне 18 и его кода адреса на шине адреса. По вление сигнала на выходе 29 блока 7 признака вида чейки свиедетельству- ет о том, что коды операций считывани совпали. По вление сигнала на выходе 28 этого блока свидетельствует о том, что адреса операндов первой и второй команды совпали, С этого момента начинаетс процесс восстановлени сбившейс информации, т,е, информаци с чейки блока 9 оперативной пам ти, соответствующа адресу второго операнда, переписываетс в чейку по адресу первого операнда . После этого процессор 15 по Ш1не 18 управлени выдает команду сброса, котора приходит на вход блока 7 и при наличии кода адреса на шине 19 выхода 30 блока 7 вьща- етс сигнал на приведение в исходное состо ние триггеров 12 и 10. После вос5 становлени информации в дублированных чейках процессор 15 провер ет правильность восстановлени считывани информации с каждой чейки блока 9 оперативной пам ти и отсутQ ствие при этом сигнала запроса прерывани на выходе элемента ИЛИ 13.

Если же при опросе блока 7 с выхода 29 снимаетс сигнал, эквивалентный логическому нулю, что свидетельствует о неравенстве кодов операций считывани в блоке 4 сравнени , про- цессор 15 переписывает информацию со своего внутреннего регистра во второй внутренний регистр, Информа5

0

5

716

ци с блока 5 считываетс на шину 20 данных в процессор 15. Процессор 15 эту информацию переписывает в блок 6. Далее процессор 15 уменьшает адрес кода считывани второй команды на (циницу и записывает команду в свой, первый внутренний регистр. Теперь по этому адресу считываетс информаци из блока 8 посто нной пам ти и записываетс в блок 5. После этого повтор етс процесс сравнени в блоке 4 сравнени . Если при повторном опросе блока 7 нет сигнала, эквивалентного логической единице на выходе 9, значит обращение было не к дублированным чейкам и восстановление информации невозможно. Аналогичный вывод делаетс , если нет сравнени адресов операндов, т.е. нет сигнала, эквивалентного логической единице, на выходе 28 блока 7 признака вида чейки при повторном опросе.

Если же сигналы, эквивалентные логической единице,на выходе 28 и 29 блока 7 при повторном опросе имеютс , то начинаетс процесс восстановлени информации аналогично описанному .

Claims

Формула изобретени

Устройство дл контрол ЭВМ, содержащее первый блок буферной пам ти , блок сравнени , первый элемент ИЛИ, отличающеес тем, что, с целью повышени достоверности контрол за счет восстановлени искаженной информации, оно содержит блок контрол по модулю, первый и второй триггеры, второй и третий блоки буферной пам ти, сумматор, блок выдачи признака результата, блок задани смещени , второй элемент ИЛИ,

адресный вход первого блока буферной ..с ционным входом блока сравнени , выпам ти вл етс входом устройства дл соединени с шиной адреса ЭВМ, а входы записи и чтени вл ютс входами устройства дл подключени к шине управлени ЭВМ, первый выход первого блока буферной пам ти соединен с первым информационным входом блока сравнени , информационный вход- выход первого блока буферной пам ти вл етс входом-выходом устройства дл подключени к шине данных ЭВМ, разрешаю1чий вход - к инверсному выходу первого триггера, а второй информационный выход - к первым йнфор50

55

ходы сравнени кодов операции и срав нени адресов операторов блока сравнени соединены соответственно с пер вым и вторым информационными входами блока вьщачи признака результата, адресный и разрешающй входы блока выдачи признака результата вл ютс входами устройства дл подключени к шинам адреса и управлени ЭВМ, первый и второй информационные выходы блока выдачи признака результата вл ютс выходами устройства дл подключени к шине данных ЭВМ, а выход сброса соединен с входами сброса пер

8

0

n

5

5

0

5

0

мационным входам второго и третьего блоков буферной пам ти, информационные вход и выход блока контрол по модулю вл ютс входом и выходом устройства дл подключени к шине, данных ЭВМ, а контрольные вход и выход - входом и выходом устройства дл подключени к шине контрольных разр дов ЭВМ, адресный и управл юпщй входы блока контрол по модулю вл ютс входами устройства дл подключени соответственно к шинам адреса и управлени ЭВМ, выход блока контрол по модулю соединен с установочным входом первого триггера и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом сравнени кодов команд блока сравне- ,ни , выход первого элемента ИЖ вл етс выходом устройства дл подключени к шине прерывани ЭВМ, пр мой и инверсный выходы второго триггера соединены с первым и вторым разрешающими входами второго и третьего блоков буферной пам ти, вторые информационные входы которых вл ютс входами устройства дл подключени к шине данных ЭВМ, адресные и режимные вхо-т ды второго и третьего блоков буферной пам ти вл ютс входами устрой- ства дп подключени к шинам адреса и управлени ЭВМ, первые выходы второго и третьего блоков буферной пам ти соединены соответственно с вторым и третьим информационными входами блока сравнени ,а вторые выходы вл ютс выходами устройства дл подключени к шине данных ЭВМ, третий выход второго блока буферной пам ти соединен с первым входом сумматора, второй вход и выход которого соединены соответственно с выходом блокад задани смещени и четвертым информа0

5

ходы сравнени кодов операции и сравнени адресов операторов блока сравнени соединены соответственно с первым и вторым информационными входами блока вьщачи признака результата, адресный и разрешающй входы блока выдачи признака результата вл ютс входами устройства дл подключени к шинам адреса и управлени ЭВМ, первый и второй информационные выходы блока выдачи признака результата вл ютс выходами устройства дл подключени к шине данных ЭВМ, а выход сброса соединен с входами сброса первого и второго триггеров, первый и ВТ эрой входы второго элемента ИЛИ со- efliHBHU соответственно с выходом срав- нелк кодов команд блока сравнени и тр мым выходом первого триггера, а

выход - с установочным входом второго триггера, инверсный выход первого триггера соединен с разрешающим входом блока сравнени .