SU1386849A1 - Устройство дл преобразовани сигналов фотоэлектрического датчика - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах дистанционного управлени  механизмами . Изобретение позвол ет повысить точность преобразовани , что достигаетс  уменьшением веро тности ложного срабатьшани . Устройство содержит реверсивный циклический регистр 1, логический блок 2, схемы 3, 6 и 11 задержки, элементы И 4 и 7, триггер 5, формирователь 8, коммутаторы 9, и 10, входные клеммы 15 и 16, выходные клеммы 12, 13 и 14. В данном устройстве анализ последовательного кода сигналов датчика дл  дальнейшей селекции и определени  направлени  счета, осуществл етс  путем сравнени  его с параллельным кодом имитатора , управление которым осуществл етс  сигналами достоверности и направлени  счета. Этим исключаетс  вли ние внешних помех на работу устройства , что повьшает качество преобразовани  за счет уменьшени  ошибок счета. 1 ил. 5S (Л с

Description

со оо

05

00

ий

со

i Изобретение относитс  к автомати- 1се и вычислительной технике и может (5ыть использовано в устройствах дистанционного управлени  механизмами.

Целью изобретени   вл етс  повьше- Ние точности преобразовани  путем уменьшени  веро тности ложного сраба- гывани .

В данном устройстве анализ последовательного кода сигналов датчика дл  дальнейшей селекции и определени  направлени  счета осуществл етс  путем сравнени  его с параллельным кодом имитатора, реализованного на сдвигающем четырехразр дном ревер- сивном циклическом регистре и специальном коммутаторе. Входы имитатора не имеют непосредственной св зи с i входными сигналами, а управление им осуществл етс  сигналами достоверности и направлени  счета, вырабатьшае-i мым узлами устройства, обладающими способностью отстройки от помех.

Таким образом, исключаетс  вли - I ние внешних помех на работу устройст- I на, что повьппает качество преобразо- 1 вани  за счет уменьшени  ошибок сче- та.

0

ду второго коммутатора 10, а сигнальным входом - к выходу первой схемы И 7 и к входу первого блока 3 задержки; две входных клеммы 15 и 16 соединены с первыми двум  входами логичес- кого блока 2, два вторых входа которого соединены с выходами второго коммутатора 10, а выход логического блока 2 соединен с первыми входами схем И 4 и 7 и входом схемы 6 задержки второй вход второй схемы И 7 соединен с выходом первой схемы 6 задержки , а выход - с входом триггера 5.

Устройство работает следующим образом .

На два первых входа логического блока 2 поданы сигналы L и L .с входных клемм 15 и 16 датчика, представ

л ющие собой две импульсные последовательности , сдвинутые одна относительно другой на угол 90° .

Одна из пар выходов сдвигающего регистра 1 коммутируетс  вторым ком- мутатором 10 на два вторых входа логического блока 2(сигналы М и Мп), Сигнал на выходе логического блока 2 подаетс  на первую схему временной селекции, составленную из третьей

На чертеже приведена схема устрой-30 схемы 6 задержки и первой схемы И 7,

ства.

Устройство содержит реверсивньй циклический регистр 1, логический блок 2, первую схему 3 задержки, втовыход которой (сигнал достоверности) через первую схему 3 задержки подан на вход второй схемы И 4 и через вто рую схему 11 задержки на формнроварую схему И 4, триггер 5, третью тель 8. На другой вход схемы И 4 пому 6 задержки, первую схему И 7, формирователь 8, первый коммутатор 9, второй коммутатор 10 вторую схему 11 задержки, выходные клеммы 12 - 4 и входные клеммы 15 и 16

Устройство включает также последовательно соединенные две схемы 3 и 11 задержки и формирователь 8, подключенный к сигнальному входу перво40

дан сигнал с блока 2.

Сигнал формировател  8 подаетс  на сигнальньш вход первого коммутатора 9. Выходные сигналы коммутатора 9, поступающие на клем№ 13 и 14, предназначены дл  подачи на накопитель (обычно реверсивный счетчик), управл емый сигналом с триггера 5,

го коммутатора 9, неинвертирующий вы-дз поступающий и на клемму 2, Сдвигающий регистр 1 по каждому сигналу достоверности на своем сигнальном входе осуществл ет циклический сдвиг занесенного предварительно кода 0011 на один разр д вправо или влево в зависимости от значени  сигнала на его управл ющем входе.

ход триггера 5 подключен к первому адресному входу первого коммутатора 9, инверсный выход триггера соединен с вторым адресным входом первого коммутатора 9, выходные клеммы 13 и 14 соединены с выходами первого коммутатора , а выходна  клемма 12 соединена с неинвертирующим выходом триггера 5, сдвигающий реверсивный циклический

регистр 1 подключен четырьм  выхода- г рых двух выходов сдвигающего регистра на входы логического блока 2. Коды пар этих выходов шшерсны один относительно другого, т„е. сдвинуты на два счета.

ми к соответствующим сигнальным входам второго коммутатора 10, управ- .л ющим входом - к неинвертирующему выходу,триггера 5 и управл ющему вховыход которой (сигнал достоверности) через первую схему 3 задержки подан на вход второй схемы И 4 и через вторую схему 11 задержки на формнрователь 8. На другой вход схемы И 4 по

дан сигнал с блока 2.

Сигнал формировател  8 подаетс  на сигнальньш вход первого коммутатора 9. Выходные сигналы коммутатора 9, поступающие на клем№ 13 и 14, предназначены дл  подачи на накопитель (обычно реверсивный счетчик), управл емый сигналом с триггера 5,

поступающий и на клемму 2, Сдвига

ющий регистр 1 по каждому сигналу достоверности на своем сигнальном входе осуществл ет циклический сдвиг занесенного предварительно кода 0011 на один разр д вправо или влево в зависимости от значени  сигнала на его управл ющем входе.

Второй коммутатор 10 предназначен дл  коммутации первых двух или втора на входы логического блока 2. Коды пар этих выходов шшерсны один относительно другого, т„е. сдвинуты на два счета.

Логический &ЛОК 2 предназначен дл  решени  следующего логического

Y ,,M,, (D

где

гк

i,i.,

V i-p

При невьшолнении услови  правой части выражени  (J), т.е. при несовпадении кодов L,, Lg и М , М, выра- батьюаетс  единичньш сигнал Y, поступающий на первую схему временной селекции .

Перва  схема временной селекции (схема 6 задержки и схема И 7) предназначена дл  выделени  полезного сигнала среди помех по длительности, т.е. режекции входных сигналов, дли тельностью менее минимально допустимой - . При этом схемой 7 вырабатываетс  сигнал достоверности, по которому код реверсивного циклического регистра сдвигаетс  вправо или влево на один разр д в зависимости от пол рности сигнала на управл ющем входе регистра.

Сигнал достоверности, кроме того, запускает первую схему задержки с

V

1-2 2K+ t p S (2) - соответственно врем  срабатьшани  второго коммутатора , реверсивного регистра и логического блока.

Если перестройка сдвигающего регистр сдвигом его кода на один разр д не приводит к совпадению кода на блоке 2, т.е. выходной сигнал остаетс  единичным по прошествии времени Я + t 5 то на выходе схемы И 4 по вл етс  сигнал, констатирующий реверс датчика. По этому сигналу опрокидываетс  триггер 5, вырабатьшающий потенциал управлени , по которому сдвигающий регистр 1 переводитс  на новое направление сдвига, а второй коммутатор 10 переключаетс  на другую пару выходов, код которой  вл етс  сдвинутым на 2 такта по отношению к коду предыдущей пары выходов, анализированному до обнаружени  реверса.

Формирователь 8 вырабатьюает с задержкой на врем  -„ выходной импульс установленной длительности который поступает через выходной коммутатор 9 на шршу пр мого или обратного счета (сигналы В и Bg). Задержка выходного сигнала на врем  i;,

-3

выражени , записанного в совершенной дизъюнктивной нормальной форме:

10

15

20

25

30

35

40

45

50

55

необходима дл  обеспечени  срабатывани  схемы 4, триггера 5 и коммутатора 9; определ ющих новое направление счета.

Таким образом, вследствие осуществлени  анализа кода импульсных последовательностей датчика путем сравнени  его с кодом, реализованным issf сдвигающим реверсивным циклическим регистром, не имеющим непосредствен- ных св зей с внешними сигналами, управл емыми сигналами самого устройства , отстроенными от помех, удаетс  уменьшить вли ние внешних помех на работу устройства и повысить этим точность преобразовани .

Claims (1)

1. Формула изобретени 

   Устройство дл  преобразовани  сигналов фотоэлектрического датчика, содержащее логический блок, последовательно соединенные две схемы задержки и формирователь, подключенный к сигнальному входу первого коммутатора , две схемы И и триггер, неинвертирующий выход которого подключен к первому адресному входу первого коммутатора , инверсньй выход триггера соединен с вторым адресным входом первого коммутатора, выходные клеммы соединены с выходами первого коммутатора- и неинвертирующим выходом триггера , отличающеес  тем, что, с целью првьшгени  точности преобразовани  за счет уменьшени  веро тности ложного срабатьгоани , в него введены треть  схема задержки, второй коммутатор, сдвигающий реверсивный --циклический регистр, подключен- ньй четырьм  выходами к соответствующим сигнальным входам второго коммутатора , управл ющим входом - к неинвертирующему выходу триггера и к управл ющему входу второго коммутатора, а сигнальным входом. - к выходу первой схемы И и к входу первого блока задержки, два информационных входа устройства соединены с первыми двум  входами логического блока, два .вторых входа которого соединены с выходами второго коммутатора, а выход логического блока соединен с первыми

   513868496

   в содами схем И, второй вход второйсхемы задержки, а выход - с входом

   И соединен с выходом первойтриггера.