SU1345264A1 - Устройство дл контрол полупроводниковой пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл .отбраковки больших интегральных схем оперативной пам ти, Целью изобретени   вл етс  повышение достоверности контрол  за счет определени  минимально возможной длительности сигнала записи. Устройство содержит генератор 1 импульсов, делитель 2 частоты, элемент И 3, счетчик 4 адреса с индикаторными входами 5 и 6, счетчик 7 сбоев с индикаторным входом 8, блок 9 сравнени , триггеры 10, 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, преобразователь 13 код-длительность, формирователь 14 импульсов, контро- , лируемьш блок 15 пам ти. 1 ил. оо 4 СП го 05 4

Description

Устройство относитс  к вычислительной технике и может быть использовано дл  отбраковки больших интегральных схем (БИС) оперативной пам ти .

Цель изобретени  - повьшение достоверности контрол  за счет определени  минимально возможной длительности сигнала зйписи.

На чертеже представлена схема устройства дл  контрол  оперативной пам ти.

Устройство содержит генератор импульсов 1, делитель частоты 2, элемент И 3, счетчик адреса А, с индикаторными вхорами 5 и 6, счетчик сбоев 7 с индикаторным входом 8, блок сравнени  9, первый 10 и второй 11 триггеры, элемент ИС1ШЮЧАЮЩЕЕ ИЛИ 12, преобразователь код-длительность ,13, формирователь импульсов 14 На чертеже показан также контролируемый блок пам ти 15.

Устройство работает следующим образом.

Предварительно счетчик 4 устанавливаетс  в нулевое состо ние, счетчик 7 - в единичное (единица в младшем разр де), триггер 11 - в единичное (цепи начальной установки не показаны).

Импульсы с генератора 1 через делитель частоты 2 поступают на вход элемента И 3, на втором входе которого логическа  1 с выхода триггера 11 разрешает прохождение импульсо на вход счетчика 4, который с каждым Импульсом увеличивает свое содержимое ,  вл ющеес  адресом дл  блока пам ти 15 и поступающее на индикаторный выход 5.

Каждьш импульс с выхода делител  частота 2 мен ет состо ние триггера 10, работающего в счетном режиме, на противоположное и запускает преобразователь код-длительность 13, на выходе которого формируетс  импульс записи, длительность которого пропорциональна периоду следовани  импульсов с, выхода генератора 1 и содержимому счетчика 7. Записываема  в блок пам ти 15 информаци  определ етс  (п+1)-м разр дом счетчика 4 и состо нием триггера 10. Это позвол ет записывать пр мой и инверсный шахматный коды в блок пам ти 15. Информаци  с выхода блока пам ти 15 сравниваетс  с входной с помощью

. .

в

3452642

блока сравнени  9, котора  стробиру етс  импульсами с выхода формировател  импульсов 14,

Одновременно со

g стробирующим импульсом по вл етс  импульс на выходе совпадени  блока сравнени  9 при равенстве входной и выходной информации или импульс на выходе несовпадени  в противном слу10 чае.

При правильной записи импульс с выхода совпадени  блока сравнени  9 устанавливает триггер по S-входу в единичное состо ние, тем самым раз15 реша  переход на контроль схемы пам ти по следующему адресу. Если запись произведена неверно, импульсом с выхода несовпадени  обнул етс  триггер 11 по R-входу, запреща  смену

20 адресного кода дл ,блока пам ти 15, и содержимое счетчика 7 увеличиваетс  на единицу. Процесс повтор етс  до тех пор, пока не по витс  импульс на -выходе совпадени  блока сравне- .

25 ни  9, т.е. длительность импульса : записи не будет достаточной дл  устойчивой записи информации.

По окончании проверки блока пам ти при отсутствии отказов содержимое

30 счетчика 7 по переходу (п+1)-го разр да счетчика 4 из 1 в О определ ет минимальную рабочую длительность импульсов записи.

При наличии неисправных элементов

35 пам ти переход счетчика 7 из макси- мального состо ни  в нулевое определ ет адрес неисправной  чейки блока

, пам ти 15.

Claims (1)

1. 40 Формула изобретени 

   Устройство дл  Контрол  полупроводниковой пам ти, содержащее генератор , выход которого подключен к 45 входу делител  частоты, выход которого соединен со счетным входом , первого триггера, счетчик адреса, выходы младших разр дов которого  вл ютс  адресными выходами устройства , блок сравнени , первый информационный вход которого  вл етс  информационным входом устройства, а выход несовпадени  подключен к счетному входу счетчика сбоев, о т л и ч а ю- щ е е с   . тем, что, с целью повыше ни  достоверности контрол  за счет определени  минимально возможной длительности сигнала записи, в устройство введены элемент ИСКЛЮЧАЮЩЕЕ

   50

   55

   ИЛИ, элемент и, второй триггер, преобразователь код-длительность и формирователь импульсов, причем выхо ды счетчика сбоев  вл ютс  выходами кода времени цикла устройства и подключены к установочньм входам преобразовател  код-длительность, выход которого  вл етс  выходом записи-считывани  устройства и соединен с входом формировател  импульсов выход которого подключен к входу стробировани  блока сравнени , выходы совпадени  и несовпадени  которого соединены соответственно с S-, R-входами второго триггера, выход которого, подключен к первому

   Редактор И. Сегл ник Заказ 4927/51

   Составитель 0. Исаев

   Техред Л.Сердюкова Корректор А. Обручар

   Тираж 587Подписное

   ВНИИШ Государственного комитета СССР

   по делам изобретений и открытий 113035-, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   входу элемента И, второй вход которого соединен с выходом делител  частоты и с входом запуска преобразовател  код-длительность, синхровход которого подключен к выходу генератора , выход элемента И соединен со счетным входом счетчика адреса, выход старшего, разр да которого  вл етс  выходом окончани  контрол  устройства и соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого триггера, а выход  вл етс  кнформацион21ым выходом устройства и соединен с вторым информационным входом блока сравнени .