SU1023399A1 - Устройство дл коррекции адресных сигналов в пам ти последовательного действи - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ АДРЕСНЫХ СИГНАЛОВ В ПАМЯТИ ПО:ЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ, содержащее последовательно соединенные формирователь тактовых импульсов, регистр сдвига и усилитель считывани  счетчики адреса и тактовых импульсов, регистр адреса, две схемы сравнени , два блока контрол , дешифратор и блок управлени , причем выход формировател  тактовых импульсов соединен с входом счетчика тактовых импульсов и первым входом первого блока контрол , вход которого соединен с выходом счетчика тактовых импульсОв , выход первой схемы сравнени  соединён с первым входом дешифратора , один из выходов которого подключен к входу блока управлени  а другой - к первым входам счетчика адреса и второго блока контрол , вторые входы которых объединены , выход счетчика адреса соединен с третьим входом второго блока контрол  и с одним из входов второй схемы сравнени , другой вход которой ; подключен к выходу регистра адреса, а выход - к второму входу блока управлени , отличают е е ,с   тем, что, с целью упрощени  устройства , в него введены элемент НЕ, элемент ИЛИ и логический блок, причем входы элемента НЕ и первый вход элемента ИЛИ соединены с выходом усилител  считывани , второй вход элемента ИЛИ подключен к выходу элемента НЕ, а выход - к вторым входам счетчика адреса и счетчика тактовых импульсов и третьему входу первого блока контрол , входы первой схемы сравнени  соединены соответственно с выходами счетчиков адреса и тактовых импульсов, второй и третий входы СП дешифратора подключены к выходам блоков контрол , второй выход подклю F чен к одному кз входов логического блока, вход которого соединен с одним из выходов блока управлени , а выход - с третьим входом блока управлени . : 2. Устройство по п. 1, отлиIN: чающеес  тем, что логичесCri ОС кий блок содержит последовательно соединенные дополнительный элемент НЕ, триггер и элемент И, выход которого  вл етс  ьыходом блока, одним из входов которого  вл етс  один из ffi входов элемента И, а другимвходом Ь блока ЯВЛЯН1ТСЯ объединенныевход дополнительн го элемента НЕ иодин из входов триггера.

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  коррекции адресных сигна лов в пам ти последовательного действи . Известно устройство дл  контрол  выбора адресных сигналов, содержаиее регистр синхроимпульсов, формирователь продвигающих импульсов, р гистр, включаюпий маркерный импульс служащий дл  установлени  начала отсчета синхроимпульсов, усилитель считывани  синхроимпульсов, счетчик синхроимпульсов, блок сравнени , усилитель считывани  маркерного регистра , который последовательно соединен со вторым входом счетчика синхроимпульсов , и блок управлени  Щ Недостатком этого устройства  вл  етс  отсутствие контрол  правильност выбора адресов и невозможность его коррекции. Наиболее близким техническим реьением к данному изобретению  вл етс устройство дл  контрол  и коррекции выбора адресов, которое содержит формирователь продвигающих импульсов , регистр синхроимпульсов, усилитель считывани  синхроимпульсов, счетчик синхроимпульсов, схему сравнени , блок местного управлени , регистр адреса, маркерный регистр, уси литель считывани  маркёра, три бло-г ка контрол , блок дешифрации,, счетчик продвигающих. имг)ульсов 2Т , Недостатком известного устройства  вл етс  его сложность в св зи с использованием двух регистров дл  записи служебной информации - регистра синхроимпульсов и маркерного регистра. Цель изобретени  - упрощение устройства . Поставленна  цель достигаетс  тем, что в устройство дл  коррекции адресных сигналов в пам ти после довательного действи , содержащее последовательно соединенные формирователь тактовых импульсов, регистр сдвига и усилитель считывани , счетчики адреса и тактовых импульсов, регистр адреса, две схемы сравнени , два блока контрол , дешифратор и блок управлени , причем выход формировател  тактовых импульсов соединен с входом счетчика тактовых импульсов и первым входом первого блока контрол , второй вход которого соединен с выходом счетчика тактовых иктульсов, выход первой схемы сравнени  соединен с первым входом дешиф ра, один из выходов которого подключен к первому входу блока управлени , а другой - к первым входам счет чика адреса и второго блока контрол  вторые входы которых объединены, выход счетчика адреса соединен с треть им входом второго блока контрол  и одним из входов второй схемы сравнени , другой вход которой подключен к выходу регистра адреса, а выход к второму входу блока управлени , введены элемент НЕ, элемент ИЛИи логический блок, причем входы элемента НЕ и первый вход элемента ИЛИ ; соединены с выходом усилител  считывани , второй, вход элемента ИЛИ подключен к выходу элемента НЕ, а выход - ко вторым входам счетчика адреса и счетчика тактовых импульсов и третьему входу первого блока контрол , входы-первой схемы сравнени  соединены соответственно с выходами счетчиков адреса и тактовых импульсов , второй и третий входы дешифратора подключены к выходам блоков контрол , второй выход подключен к одному из входов логического блока, . другой вход которого соединен с одним из выходов блока управлени , а выход - с третьим входом блока управлени  . Логический блок содержит последовательно соединенные дополнительный элемент НЕ, триггер и элемент И, выход которого  вл етс  выходом блока, одним из входов которого  вл етс  один из вхопов элемента и, а другим входом,блока  вл ютс  объединенные вход дополнительного элемента НЕ и один из входов триггера. На фиг. 1 изображена структурна  схема устройства дл  коррекции адресных сигналов в пам ти последовательного действи , на фиг. 2 - 4 структурные схемы соответственно первого блока контрол  совместно со счетчиком тактЬвых импульсов, логического блока и блока управлени . Устройство содержит (фиг. 1) формирователь 1 тактовых иКтульсов, регистр 2 сдвига, усилитель 3 считывани , элемент НЕ 4, элемент ИЛИ 5, счетчик 6 адресов, счетчик 7 тактовых импульсов , первый 8 и второй 9 блоки контрол , первую 10 и вторую 11 схемы сравнени , регистр 12 адреса, дешифратор 13, логический блок 14 и блок 15 управлени . Блок 8 содержит фиг. 2j счетчик 16 по модулю три, схему 17 свертки и схему 18 сравнени . Блок 9 отличаетс  от блока 8 тем, что содержит на входе элемент ИЛИ pie показан . Логический блок 14 содержит (фнг.З) элемент НЕ 19,. триггер 20 и элемент И 21. Блок 15 управлени  содержит (фиг. 4) распределитель 22 илшульсов , элементы И 23 и 24 элемент ИЛИ 25 и триггеры 26 и 27, Принцип работы устройства заклюае тс  в следук  ем. Перед началом работы устройства счетчик If счетчнк б, блоки контрол  8 и 9, блок 14 и .блок 15 установлены в нуль (цепи обнулени  не показаны ). ,В первой позиции регистра 2 сдвиг записан импульс начала отсчета О а в остальные поаиции - синхроилотуль сы 1, При пуске устройства импульс начала отсчета из регистра 2 через усилитель 3 поступает на элемент НЕ 4, где инвертируетс  и подаетс  на элемент ИЛИ 5., с выхода которого по тупает на счетный вход счетчика 6 и блок 9 контрол , который провер ет работу счетчика б, и далее подаетс  на вторые входы счетчика 7 и блока контрол , разреша  тем самым прохож дение тактовых импульсов с формировател  1. Последующие импульсы, счи танные с регистра 2, через усилител 3 поступают на вход элемента ИЛИ 5 и далее на счетный вход счетчика 6, .вход блока 9, на входы счетчика 7 и блока 8, который контролирует работу счетчика 7 . При этом происходит занесение информации с формировател  1 на счетный вход счетчика 7 и на вход блока 8, который контроли рует, работу счетчика 7. Информаци  э состо нии счетчиков 6 и 7 поступает на входы первой схемы 10 сравнени . Если в регистре 2, усилителе 3, счетчиках 6 и 7, в блоках 8 и 9 и первой схеме 10 сравнени  сшибок нет, состо ние счетчика 6 сравниваетс  второй схемой 11 сравнени  с состо нием регистра 12. При совпа дении адресов схема 11 сравнени  выдает сигнал на блок 15, который вырабатывает сигнал разрешени  запис .и (РЗп) или разрешени  считывани  (РСч в зависимости от того, какой управл ющий сигнал действует на его входах - запись (,3п) или считывание (Сч). Кроме того, блок 15 вырабатывает сигнал (С), поступающи в ЦВМ и свидетельствующий о том, чт поиск нужного, адреса в запоминающем устройстве последовательного действи  завершен. При возникновении сшибки в регистре 2 или усилителе 3 счетчик 7 фиксирует правильный адрес, а счетчик 6 - текущий адрес на единицу меньше. В этом случае возникает сиг нал ошибки в первой схеме 10 срав нени , а блоки 8 и 9 не фиксируют ошибки, на входах дешифратора 13 :по вл етс  код, соответствующий ;:ошибке, возникшей в регистре 2 илн усилителе 3, но тот же код соответс вует ошибке, возникшей в первой схеме 10 сравнени , при этом блоки 8 и 9 не фиксируют ошибку. В том и другом случа х возбуждаетс  первый выход дешифратора, сигнал поступает на корректирующие входа счетчика 6, блоки 11 и 14. Если ошибка возникла в регистре 2 или усилителе 3, то откорректированна  информаци  соот|Ветствует истинному значению текуще;го адреса и блок 9 не выдает сигнал :наличи  ошибки, при этом соответствую ,щий выход дешифратора не возбужден н при опросе, который поступает из блока 15, выход блока 14 не возбужден . Если ошибка возникла в схеме 10 сравнени , то указанный выход деь.1Ифратора 13 остаетс  возбужденным и сигнал наличи  ошибки остаетс  на входе блока 14. При опросе блока 14 на его выходе возникает сигнал, который , поступа  на блок 15, вызывает останов устройства. При возникновении с иибки, в первом случае в блоках О или 9, а во втором - в счетчике 6 или счетчике 7, будут возбуждены соответствующиевходы дешифратора 13. Это приводит к формированию сигналов неисправностей на выходе дешифратора 13, постуnairacHX на вход блока 15, который останавливает работу устройства с одновременной фиксацией неисправного блока, так как эти ошибки  вл ютс  неисправишоли дл  данного уст-, ройства и лишь фиксируютс . Таким образом, предлагаемое устройство позвол ет исправл ть одиночные сшибки, возникающие в регистр 2 и усилителе 3, но по сравнению с прототипом оно локализует неисправности с точностью до определенного блока, а именно, счетчика 6 адресов, блоков 8 и 9 контрол  и схемы 10 сравнени  (в прототипе просто фиксаци  факта неисправности без ее локализации), что ровышает точность контрол  и надежность запоминающего устройства последовательного действи . Кроме того, устройство позвол ет использовать один регистр дл  записи служебной инф фмацни вместо двух в прототипе, .что приводит к упрощению устройства, при этом, количество используемых регистров вместе с их электронным Обрамлением сокращаетс  в 2 раза, а св занное с этим увеличение количества электронной аппаратуры устройства составл ет около 5%,

/7

18

Сиетнии Sxod t

ut.t

гИ 2f

Опрос

Риг.З

Вход

BbfxoS

Ост.

25

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ АДРЕСНЫХ СИГНАЛОВ В ПАМЯТИ ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ, содержащее последовательно соединенные формирователь тактовых импульсов, регистр сдвига и усилитель считывания, счетчики адреса и тактовых импульсов, регистр адреса, две схемы сравнения, два блока контроля, дешифратор и блок управления, причем выход формирователя тактовых импульсов соединен с входом счетчика тактовых импульсов и первым входом первого блока контроля, второй вход которого соединен с выходом счетчика тактовых импульсов, выход первой схемы сравнения соединён с первым входом дешифратора, один из выходов которого подключен к первому входу блока управления, а другой - к первым входам счетчика адреса и второго блока контроля, вторые входы которых объединены, выход счетчика адреса соединен с третьим входом второго блока контроля и с одним из входов второй схемы сравнения, другой вход которой подключен к выходу регистра адреса, ‘ а выход - к второму входу блока управления, отличают ее с я тем, что, с целью упрощения устройства, в него введены элемент НЕ, элемент ИЛИ и логический блок, причем входы элемента НЕ и первый вход элемента ИЛИ соединены с выходом усилителя считывания, второй вход элемента ИЛИ подключен к выходу элемента НЕ, а выход - к вторым входам счетчика адреса и счетчика тактовых импульсов и третьему входу первого блока контроля, входы первой схемы сравнения соединены соответственно с выходами счетчиков адреса и тактовых импульсов, второй и третий входы дешифратора подключены к выходам блоков контроля, второй выход подклю чей к одному из входов логического блока, другой вход которого соединен с одним из выходов блока управления, а выход - с третьим входом блока управления. :

2. Устройство по π. 1, отличающееся тем, что логический блок содержит последовательно соединенные дополнительный элемент НЕ, триггер и элемент И, выход которого является выходом блока, одним и входов которого является один из входов элемента И, а другим входом блока являются объединенные вход дополнительнмго элемента НЕ и один из входов триггера.