SU1456960A1 - Сигнатурный анализатор - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и позвол ет сократить аппаратные затраты при контроле цифровых устройств с тристабильными выходами. Сигнатурный анализатор содержит три шифратора 1,2,3, формирователь временных сигналов 4, формирователь сигнатур 5, блок индикации б, счетный триггер 7, элемент задержки 8, два элемента И 9, 10, элемент ИЛИ 11. Анализатор работает с удвоением цикла тестировани  и осуществл ет анализ логических сигналов и третьего состо ни  в контрольных точках провер емого устройства либо микросхемы на тактовой частоте тестировани , расшир   тем самым функциональные возможности устройства. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля цифровых устройств с тристабильными выходами .

Целью изобретения является упрощение конструкции анализатора.

На чертеже изображена блок-схема сигнатурного анализатора.

Сигнатурный анализатор содержит шифраторы I - 3, формирователь 4 временных сигналов, формирователь 5 сигнатур, блок 6 индикации, счетный триггер 7, элемент 8 задержки, первый 9 и второй 10 элементы И, элемент ИЛИ 11, вход 12 задания окна измерения, информационный вход 13 и синхровход 14.

Сигнатурный анализатор работает 20 следующим образом.

При включении питания счетный триггер 7 с помощью элемента 8 задержки устанавливается в состояние ”0”. Элемент 8 является интегриру- 25 ющей цепью, состоящей из резистора, подключенного к источнику питания с напряжением, соответствующим l”, и емкости, подключенной на корпус и на вход триггера. При включении пи- 39 тания емкость разряжена и на вход установки в ”0 триггера подается потенциал ’’Ό”, что обеспечивает установку триггера в ”0”. После заряд—, ки емкости на вход триггера подает1 tl 35 ся уровень 1 .

Биты контролируемой входной последовательности с выхода проверяемого цифрового устройства подаются на вход 13 в такт с синхросигналом на дд входе 14. Этот сигнал синхронизирован с внешними сигналами задания окна измерения на входе 12, с помощью которых формирователь 4 стробирует работу формирователя 5 сигна- дд тур (формирует окно измерения). Формирователь 4 строится по схеме счетного триггера. По сигналу ’’Пуск он переключается в состояние 1, и на его выходе формируется потенциал Ι, а по сигналу Стоп он переключается в 'Ό, и на его выходе формируется потенциал 0. В промежутке между сигналами Пуск и Стоп на выходе формирователя 5 присутствует потенциал 1, разрешающий формирование’ сигнатур.

При появлении на выходе формирователя 4 потенциала 1 счетный триггер 7 переключается в 1. При этом на первый вход первого элемента! И 9 подается разрешающий потенциал 1, а на первый вход второго элемента И 10 - запрещающий потенциал 0.

Шифратор 1 кодирует каждый бит входной последовательности в два бита следующим образом; 1 - 11, 0 .00, третье состояние - 01.

Информация с двух выходов шифратора 1 поступает на оба входа шифраторов 2 и 3. При поступлении на входы шифратора 2 сигнала 0 или 1 на его выходе формируются, соответственно, сигналы 0 и 1. При поступлении на первый вход шифратора 2 сигнала 0, а на второй 1 (что соответствует третьему состоянию выхода проверяемого устройства) на его выходе формируется сигнал 0.

Шифратор 3 фиксирует третье состояние выхода проверяемого устройства. При появлении на его первом входе сигнала 0, а на втором 1 на его выходе формируется сигнал 1.

Однако информация с выхода шифратора 3 на вход формирователя 5 сигнатур не поступает, так как на первый вход второго элемента И 10 подан запрещающий потенциал ”0. С выхода шифратора 2 через первый элемент И 9 и элемент ИЛИ 11 входная последовательность подается на информационный вход формирователя 5 сигнатур. После прохождения всей последовательности сигналов с выхода .проверяемого устройства формирователь 5 формирует сигнатуру, которая не учитывает третьего состояния на проверяемом выходе. Полученное значение сигнатуры индицируется блоком 6 индикации и сравнивается с эталонным значением.

Если эти значения не совпали, то можно заключить, что в проверяемом устройстве присутствуют логические неисправности (эквивалентные константам ’’О или 1 на входах и выходах элементов контролируемого устройства либо на их связях).

Если значения сигнатур совпали, то цикл проверки цифрового устройства повторяется.

По сигналу Пуск, подаваемому на вход 12 и, соответственно, на вход формирователя 4, счетный триггер 7 переключается в 0. При этом на первый вход первого элемента И 9 подается запрещающий сигнал ”0, а на первый вход второго элемента И 10раз решающий потенциал 1. С выхода шифратора 3 через второй элемент И 10 и элемент ИЛИ I 1 на информационный вход формирователя 5 сигнатур подается информация о третьем состоянии выхода проверяемого устройства. Формирователь 5 сигнатур после прохождения всей последовательности сигналов формирует значение сигнатуры, а блок 6 индикации индицирует ее. Полученное значение сравнивается с эталонным. Если они не совпадают, то эд можно заключить, что в проверяемом цифровом устройстве присутствуют неисправности, которые устанавливали (или не устанавливали) проверяемый выход в Z-состояния. 20

Таким образом, введение одного триггера с .элементом задержки, двух элементов И и одного элемента ИЛИ позволило исключить формирователь 25 сигнатур и блок индикации, тем самым упростив конструкцию анализатора. Так как тестирование цифровых устройств производится на сравнительно высокой частоте, затраты времени на зо удвоение циклов тестирования незначительны» ции и три шифратора, причем вход первого шифратора является информационным входом анализатора, первый и второй выходы первого шифратора соедине1 ны соответственно с первыми и вторыми входами второго и третьего шифраторов, вход формирователя временных сигналов является входом окна измерения анализатора, выход формирователя временных сигналов соединен с входом ’’Старт-стоп” формирователя сигнатур, синхровход которого является синхровходом анализатора, а группа информационных выходов формирователя сигнатур соединена с группой информационных входов блока индикации, отличающийся тем, что, с целью упрощения анализатора, он содержит счетный триггер, элемент задержки, два элемента И и элемент ИЛИ, причем выход элемента задержки подключен к-входу сброса счетного триггера, счетный вход которого соединен с выходом формирователя временных сигналов, прямой и инверсный выходы счетного триггера соединены с первыми входами первого и второго элементов И соответственно, вторые входы первого и второго элементов И соединены соответственно с выходами второго и третьего шифрато-

Claims (1)

1. Формула изобретения

   Сигнатурный анализатор, содержащий формирователь временных сигналов, формирователь сигнатур, блок индикаров, выходы первого и второго элементов И соединены соответственно с ₃₅ первьм и вторым входами элемента

   ИЛИ, выход которого подключен к информационному входу формирователя сигнатур.