SU1714610A1 - Устройство дл поиска дефектов дискретных блоков - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах контрол  работоспособности и поиска дефектов дискретных блоков. Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  возможности проверки блоков с элементами пам ти, не имеющими схем начальной установки. Устройство дл  поиска дефектов дискретных блоков содержит генератор 1 тестов, блок 2 пам ти, коммутатор 3. блок 4 дешифрации ошибок, блок 5 индикации, блок 6 управлени , регистр 7. первый счетчик 8, блок 9 элементов И. дешифраторы 10 и 11.вход 12 пуска устройства, провер емый блок. 13, второй счетчик 14. второй блок 15 дешифрации ошибок, элемент ИЛИ 16. 4 ил.(Лс

Description

4 О

О

Фие.1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах контрол  работоспособности и поиска дефектов дискретных блоков.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  возможности проверки блоков с элементами пам ти, не имеющими схем начальной установки.

Нафиг,1 представлена структурна  схема устройства дл  поиска дефектов дискретных блоков; на фиг.2 - пример реализации второго блока дешифрации ошибок; на фиг.З - пример реализации генератора тестов; на фиг.4 - пример реализации блока управлени .

Устройство дл  поиска дефектов дискретных блоков содержит генератор 1 тестов , блок 2 пам ти, коммутатор 3, первый блок 4 дешифрации ошибок, блок 5 индикации , блок 6 управлени , регистр 7, первый счетчик 8, блок 9 элементов И. дешифраторы 10 и 11, вход 12 пуска устройства, провер емый блок 13, второй счетчик 14. второй блок 15 дешифрации ошибок и зламент ИЛИ 16.

Второй блок 15 содержит два триггера 17 и 18, два элемента И 19 и 20, элемент ИЛИ 21 и два элемента НЕ 22 и 23.

Генератор 1 тестов содержит три запоминающих устройства 24-26, два счетчика 27 и 28 и два элемента ИЛИ 29 и 30.

Блок 6 управлени  содержит дешифратор 31, триггер 32 пуска, генератор 33 тактовых импульсов, элементы И 34-37, элементы ИЛИ 38-41, счетчик 42, элементы НЕ 43 и 44 и элемент 45 задержки.

Устройство работает следующим образом .

По команде с блока 6 управлени  из генератора 1 тестов в блок 6 управлени  подаетс  коммутационный тест, согласно которому коммутатор 3 производит требуемые коммутации внешних контактов провер емого блока 13 к выходам блока 2 пам ти и входам блоков 4 и 15. По команде с блока 6управлени  происходит обнуление счетчиков 8 и 14 и второго блока 15. Нулевое состо ние первого счетчика 8 поступает на дешифратор 10, который вырабатывает сигнал на обнуление регистра 7. По команде с блока 6 управлени  из генератора 1 тестов в блок 2 пам ти записываетс  первый тестовый набор теста. Если в провер емом блоке 13 отсутствуют элементы пам ти, не имеющие схем установки в начальное состо ние , то по сигналу с генератора 1 тестов происходит выбор первого блока 4, Блок 6 управлени  выдает сигнал на первый счетчик 8 дл  увеличени  на единицу его содержимого . Тестовый набор из блока 2 пам ти через коммутатор 3 поступает на вход провер емого блока 13. Ответна  реакци  последнего через коммутатор 3 подаетс  на вход первого блока 4.

Одновременно на другой вход первого блока 4 из блока 6 управлени  поступает ожидаема  ответна  реакци . В случае несовпадени  ожидаемой и полученной ответной реакций первый блок 4 формирует сигнал несравнени , который поступает на блок 6 управлени . По вление сигнала несравнени  говорит о том, что в провер емом

5 блоке 13 отсутствуют дефекты, обнаруживаемые на данном тестовом наборе. В этом случае блок 6 управлени  выдает команду на генератор 1 тестов дл  перехода к проверке следующего тестового набора, после

0 чего описанные действи  повтор ютс .

В случае отсутстви  сигнала несравнени  с первого блока 4 через врем , равное такту контрол , блок 6 управлени  выдает команду на генератор 1 дл  ввода следую5 щего тестового набора и команду на запись единицы в разр д регистра 7. номер которого равен содержимому первого счетчика 8 и который выбираетс  дешифратором 10. Если в провер емом блоке 13 присутствуют элементы пам ти, не имеющие схем установки в начальное состо ние, то по сигналу с генератора 1 тестов происходит выбор второго блока 15. С выхода задани  числа тактов ожидани  генератора 1 тестов

5 на предустановочный информационный вход второго счетчика 14 поступает информаци  о максимальном числе тактов ожидани  перепада на определенном выходе провер емого блока 13. Вид ожидаемого перепада (из О в 1 или из 1 в О) определ етс  состо нием выхода выбора перепада генератора 1 тестов. Блок 6 управлени  выдает сигнал на второй счетчик 14 дл  уменьшени  на единицу его содержимого.

5 Тестовый набор из блока 2 пам ти через коммутатор 3 поступает на вход провер емого блока 13. Ответна  реакци  провер емого блока 13 через коммутатор 3 подаетс  на вход второго блока 15 дешифрации оши0 бок.

В случае отсутстви  перепада на входе второго блока 15 через врем , равное такту контрол , блок 6 управлени  выдает команду на генератор 1 тестов дл  ввода следующего тестового набора. После перебора всех тестовых наборов по тактам, число которых равно максимальному числу тактов ожидани , второй счетчик 14 обнул етс , с выхода окончани  счета на уменьшение второго счетчика 14 в блок 6 управлени  поступает сигнал конца проверки. В это же врем  на выходе блока 15 уже сформирован сигнал несравнени  в случае, если в контролируемом блоке 13 отсутствуют дефекты, обнаруживаемые на данном тестовом наборе , т.е. по выходу блока 15 зафиксирован перепад заданной пол рности. Сигнал несравнени , поступающий в блок 6 управлени , свидетельствует об отсутствии дефектов в элементах пам ти контролируемого блока 13. не имеющих схемы установки в начальное состо ние. В случае отсутстви  сигнала несравнени  с блока 15 блок 6 управлени  выдает команду на запись единицы в разр д регистра 7. номер которого равен содержимому первого счетчика 8 и который выбираетс  вторым дешифратором 10. Если дискретный блок 13 уже проверен на всех наборах теста дл  одного выходного контакта и содержимое регистра 7 равно нулю, то блок 6 управлени  обеспечивает, повторение работы устройства на тесте дл  следующего выходного контакта дискретного блока 13. Если в.конце одного из тестов содержимое регистра 7 не равно нулю, то блок 6 управлени  останавливает работу устройства и выдает команду на индикацию кода, сформированного в дешифраторе 11 из записанного в регистре 7 номера класса дефектов и записанного в блоке 6 управлени  номера теста, на блок 5 индикации. По значению кода определ етс  и устран етс  дефект . Затем работа устройства может быть повторена. Если на всех тестах содержимое регистра 7 было равно нулю, то блок 6 управлени  останавливает работу устройства и обеспечивает индикацию в блоке 5 индикации нулевого номера теста и нулевого содержимого регистра 7, что говорит об отсутствии дефектов в провер емом блоке 13. Блок 15 работает следующим образом. Начальное состо ние триггеров 17 и 18 нулевое. При поступлении положительного перепада(из О в 1)с выхода коммутатора 3 триггером 17 фиксируетс  уровень логической единицы, который переключаетс  элементом И 19 при условии наличи  сигналов выбора положительного перепада, выбора блока 15 и сигнала синхронизации от блока &управлени  на первый вход элемента ИЛИ 21. При поступлении отрицательного перепада (из 1 в О) с выхода коммутатора 3 через элемент НЕ 22 триггер 18 фиксирует уровень логической единицы, который переключаетс  элементом И 20 при наличии сигналов выбора отрицательного перепада, поступающего с генератора 1 тестов через элемент 23, выбора блока 15 от генератора 1 тестов и сигнала синхронизации от блока 6 управлени  на второй вход элемента И/1И 21. Генератор 1 тестов работает следующим образом. Перед началом работы счетчики 27 и 28 устанавливаютс  в нулевые состо ни  сигналом , поступающим на вход пуска генератора 1 тестов. В запоминающих устройствах 24-26(которые могут быть посто нными или оперативными) хран тс  соответственно набор входных воздействий и признаки окончани  теста и окончани  проверки дискретного блока, эталонные реакции дискретного логического блока на соответствующие входные воздействи , услови  начальной установки, включающие коммутационный набор.признак выбора блока сравнени  (первый 4 или второй 15 блоки участвуют в про.цедуре поиска дефекта дл  заданного выхода дискретного блока), признак выбора перепада (отрицательный или положительный ) и число тактов ожидани  (равное максимальному числу тактов. п.о истечении которых заданный перепад должен об зательно иметь место дл  исправногодискретного блока). Адрес первого запоминающего устройства 24 формируетс  счетчиком 27. на вход синхронизации которого поступают импульсы от синхровхода генератора 1 тестов. Адрес третьего запоминающего устройства 26 формируетс  счетчиком 28, на вход синхронизации которого поступают импульсы с выхода Конец теста первого запоминающего устройства 24. Адрес второго запоминающего устройства 25 складываетс  из адресов первого 24 и третьего 26 запоминающих устройств . Сброс счетчика 27 в исходное состо ние происходит в конце каждого теста , счетчик 28 устанавливаетс  в исходное состо ние после окончани  процедуры поиска дефекта дл  всего дискретного блока. Блок 6 управлени  работает следующим образом. В исходном состо нии работа блока 6 управлени  и всего устройства запрещена сигналом низкого уровн  на входе элемента И 35. запрещающим прохождение тактовых импульсов от генератора 33 тактовых импульсов . С приходом на вход 3 блока 6 управени  запускающего импульса триггер 32 станавливаетс  в единичное состо ние и игнал высокого уровн  с его пр мого выхоа разрешает прохождение тактовых импульсов через элемент 1/1 35 на выход 3 блока 6 управлени  дл  синхронизации работы блока 2 пам ти и счетчиков 8 и 14.

Проинвертированный на элементе НЕ 44 тактовый импульс поступает на генератор 1 тестов. Задержанный на элементе 45 задержки тактовый импульс поступает на блоки 4 и 15. После окончани  проверки очередного выходного контакта дискретного блока на выходе Конец теста дешифратора 31 формируетс  импульс положительной пол рности , который измен ет содержимое счетчика 42 (счетчик номера теста), через элемент ИЛИ 39 поступает на выход 8 блока б управлени  и одновременно опрашивает состо ние входа 4 блока 6 управлени . В том случае, когда на входе 4 блока б управлени  сигнал высокого уровн , на выходе элемента И 34 формируетс  импульс положительной пол рности, который поступает на выход 5 блока б управлени  и одновременно через элемент ИЛИ 38 сбрасывает триггер 32, останавлива  работу устройства.

После проверки всех выходных контактов дискретного блока на выходе Конец контрол  дешифратора 31 формируетс  импульс положительной пол рности, который через элемент ИЛИ 40 сбрасывает счетчик 42 и через элемент ИЛИ 38 сбрасывает триггер 32, останавлива  работу устройства .

При поступлении на вход 1 блока б управлени  импульса положительной пол рности происходит опрос на элементах И 36 и 37 состо ни  выхода Выбор блока дешифратора 31. В том случае, когда на выходе Выбор блока дешифратора 31 сигнал высокого уровн , разрешена работа элемента И 36, при этом происходит дополнительный анализ входа 5 блока б управлени , сигнал высокого уровн  на котором разрешает прохождение импульса положительной пол рности от входа 1 блока б управлени  через элементы И 36 ИЛИ 41 на выход б блока б управлени . - В том случае, когда на выходе Выбор блока дешифратора 31 сигнал низкого уровн , разрешена работа элемента И 37 и импульс положительной пол рности поступает от входа Г блока б управлени  через элементы И 37 и ИЛИ 41 на выход б блока управлени .

Коммутатор 3 может быть выполнен аналогично коммугатору известного устройства .

Ф о рм п а изобретени  Устройство дл  поиска дефектов дискретных блоков, содержащее генератор тестов , блок пам ти, коммутатор, блок управлени , блок индикации, первый блок дешифрации ошибок, два дешифратора.

первый счетчик, регистр, группу элементов И, причем первый выход пол  управлени  блока управлени  соединен с синхровходом генератора тестов, выходы пол  тестов которого соединены с информационными входами блока пам ти, выходы которого соединены с информационными входами коммутатора, управл ющий вход которого соединен с вторым выходом пол  управлени  блока управлени , третий выход пол  управлени  которогосоединен с синхровходом блока пам ти и счетным входом первого счетчика, группа информационных входоввыходов коммутатора  вл етс  группой информационных входов-выходов устройства дл  подключени  к входам-выходам провер емого дискретного блока, выход коммутатора соединен с первым информационным входом первого блока дешифрации, синхро0 низируИэщий и второй информационный входы которого соединены соответственно с четвертым и п тым выходами пол  управлени  блока управлени , выход признака смены теста генератора тестов соединен с

5 первым входом логического услови  блока управлени , шестой выход пол  управлени  которого соединен с синхровходом блока индикации, вход пуска блока управлени  с входами пуска устройства и генератора тестов, информационный вход блока индикации соединен с первым выходом первого дешифратора, перва  группа информационных входов которого соединена с группой выходов регистра, синхробходы всех разр дов которого соединены с соответствующими выходами элементов И группы, первые входы которых соединены с седьмым выходом пол  управлени  блока управлени , восьмой выход пол  управлени  которого

0 соединен с входом сброса первого счетчика, дев тый выход-с информационным входом первого дешифратора, второй выход которого соединен с вторым входом логического услови  блока управлени , разр дные выходы первого счетчика соединены с информационными входами второго дешифратора, первый и второй выходы которого соедине .,ны с вторыми входами элементов И группы и с входом сброса регистра соответственно,

0 информационные входы регистра соединены с шиной логической единицы устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей путем обеспечени  проверки блоков с

5 элементами пам ти, не имеющими схем начальной установки, устройство содержит второй счетчик, второй блок дешифрации ошибок и элемент ИЛИ, причем информационный ВХОД второго блока дешифрации ошибок соединен с выходом коммутатора.

вход синхронизации - с четвертым выходом пол  управлени  блока управлени , третий вход логического услови  которого соединен с выходом элемента ИЛИ, первый и второй входы которого соединены с выходами первого и второго блоков дешифрации ошибок соответственно, вход сброса второго счетчика соединен с восьмым выходом пол  управлени  блока управлени  и соединен с входом блокировки второго блока дешифрации ошибок, четвертый вход логиче; CKOlO услови  блока управлени  соединен с

ftnfi.3

ОтШ

9К

Jf0.J

и

гъ

18

6tnSA,l

23ФЬш

выходом заема второго счетчика, информационный вход которого соединен с выходами пол  задани  числа тактов ожидани  генератора тестов, выход выбора перепада которого соединен с вторым информационным входом второго блока дешифрации ошибок, сметный вход второго счетчика соединен с третьим выходом пол  управлени  блока управлени , входы разрешени  первого и второго блоков дешифрации ошибок 0 с выходом режима контрол  генератора те стов.

19

KSK.16

21

20

Фиг: г

Claims (1)

1. Формула изобретения

   Устройство для поиска дефектов дискретных блоков, содержащее генератор тестов, блок памяти, коммутатор, блок управления, блок индикации, первый блок дешифрации ошибок, два дешифратора, первый счетчик, регистр, группу элементов И, причем первый выход поля управления блока управления соединен с синхровходом генератора тестов, выходы поля тестов которого соединены с информационными входами блока памяти, выходы которого соединены с информационными входами коммутатора, управляющий вход которого соединен с вторым выходом поля управления блока управления, третий выход поля управления которого’соединен с синхровходом блока памяти и счетным входом первого счетчика, группа информационных входоввыходов коммутатора является группой информационных входов-выходов устройства для подключения к входам-выходам проверяемого дискретного блока, выход коммутатора соединен с первым информационным входом первого блока дешифрации, синхронизирующий и второй информационный входы которого соединены соответственно с четвертым и пятым выходами поля управления блока управления, выход признака смены теста генератора тестов соединен с первым входом логического условия блока управления, шестой выход поля управления которого соединен с синхровходом блока индикации, вход пуска блока управления с входами пуска устройства и генератора тестов, информационный вход блока индикации соединен с первым выходом первого дешифратора, первая группа информационных входов которого соединена с группой выходов регистра, синхройходы всех разрядов которого соединены с соответствующими выходами элементов И группы, первые входы которых соединены с седьмым выходом поля управления блока управления, восьмой выход поля управления которого соединен с входом сброса первого счетчика, девятый выход- с информационным входом первого дешифратора, второй выход которого соединен с вторым входом логического условия блока управления, разрядные выходы первого счетчика соединены с информационными входами второго дешифратора, первый и второй выходы которого соединенны с вторыми входами элементов И группы й с входом сброса регистра соответственно, информационные входы регистра соединены с шиной логической единицы устройства, отличающееся тем. что, с целью расширения функциональных возможностей путем обеспечения проверки блоков с элементами памяти, не имеющими схем начальной установки, устройство содержит второй счетчик, второй блок дешифрации ошибок и элемент ИЛИ, причем информационный вход второго блока дешифрации ошибок соединен с выходом коммутатора, вход синхронизации - с четвертым выходом поля управления блока управления, третий вход логического условия которого соединен с выходом элемента ИЛИ, первый и второй входы которого соединены с выхода- 5 ми первого и второго блоков дешифрации ошибок соответственно, вход сброса второго счетчика соединен с восьмым выходом поля управления блока управления и соединен с входом блокировки второго блока дешифрации ошибок, четвертый вход логиче_; с кого условия блока управления соединен с выходом заема второго счетчика, информационный вход которого соединен с выходами поля задания числа тактов ожидания генератора тестов, выход выбора перепада которого соединен с вторым информационным входом второго блока дешифрации ошибок, счетный вход второго счетчика соединен с третьим выходом поля управления блока управления, входы разрешения первого и второго блоков дешифрации ошибок с выходом режима контроля генератора те^ стов.

   выход задания числа тактов

   Ожидания