JPH0583330A - 伝送路試験方法及び装置 - Google Patents

伝送路試験方法及び装置

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JPH0583330A
JPH0583330A JP4046114A JP4611492A JPH0583330A JP H0583330 A JPH0583330 A JP H0583330A JP 4046114 A JP4046114 A JP 4046114A JP 4611492 A JP4611492 A JP 4611492A JP H0583330 A JPH0583330 A JP H0583330A
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JP
Japan
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test
pattern
transmission line
input
pseudo
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JP4046114A
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English (en)
Inventor
John A Gauthier
ジヨン・アルバート・ゴーシエ
John K Goatcher
ジヨン・ケネス・ゴーチヤー
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Nortel Networks Ltd
Original Assignee
Northern Telecom Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L1/00—Arrangements for detecting or preventing errors in the information received
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Abstract

(57)【要約】 【目的】 本発明は伝送路の完全性をテストするための
簡易で経済的な改良された伝送路試験方法及び装置を提
供する。 【構成】周期的な第１の２n疑似ランダム入力テストパ
ターンを発生する第１の手段（１０）と、伝送路を経由
して出力された出力パターンに対応するｎビットビット
パターンに基づいて、第１の手段とは独立に自由動作モ
ードで周期的な第２の２nのパターンを発生する第２の
手段（５１）と、第２のパターンと伝送路を経由して出
力された出力パターンとを比較し、結果がミスマッチで
あれば偽条件信号（Ｆ）を送出する比較手段（６０）と
から構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は伝送路試験方法及び装置
に関するものであり、より詳細には伝送路の完全性を確
認するために疑似ランダムテストデータを発生させるた
めの方法及び装置に関するものである。
【０００２】
【従来の技術】従来、伝送路の完全性は符号テストによ
って確認されていた。符号テストは、所定のデータビッ
トパターンから構成される信号が被試験伝送路を通じて
伝送され、受信機で受信されたデータと比較される。も
し受信データが送信データとマッチすれば、被試験伝送
路は誤りがないと考えられる。
【０００３】最近、伝送路は、高レートで伝送されるデ
ータに対して要求が非常に複雑になってきた。ビットレ
ートが増加するに従って、伝送回線をテストする要求が
より不可欠なものになってきた。というのは、低周波数
で十分動作する回路でも高周波数では十分に動作せず、
かつデータ誤りを生じることがあるからである。高周波
でデータ伝送を行う伝送回線はデータバスを構成する多
くの空間的に近接するデータラインが存在する。データ
バス上を運ばれるデータビットのバイナリ値が非常に高
い周波数で変化するとき、バス上にノイズ発生すること
は珍しいことではない。このノイズは時々データ誤りを
生じさせ、その結果伝送されるデータメッセージの完全
性を阻害する。従来の符号テストのような静的データテ
ストでは高周波で多量のデータを伝送する回線中のデー
タ誤りを検出できない。従って、無数の可能なビットの
組み合わせを有するランダム又は疑似ランダムのテスト
データを供給し、被試験伝送回線に変化を与えることは
好ましいことである。疑似ランダムデータは多くの変化
するパターンから構成され、ランダムに現れる一方、周
期的な面も有する。
【０００４】
【発明が解決しようとする課題】従来、テストデータを
蓄積するために大型のメモリ装置が使用されてきたが、
十分な量のテストデータを蓄積できるメモリ装置は物理
的に大きく、このメモリ装置を被試験回路と共に集積回
路上に組み込むのは実際的でない。
【０００５】従って、本発明の目的は通常の動作条件で
伝送路の完全性をテストするための簡易で経済的な改良
された方法及び装置を提供することである。その目的の
ために、本発明ではプロセッサのような制御装置からの
制御信号によって信号を伝送路に切り換える回路手段を
有する。
【０００６】また、本発明の目的は集積回路上に組み込
まれた試験回路、又は少なくとも試験回路の一部を含ん
だ回路を提供することである。
【０００７】さらに、本発明の目的は被試験回路を通じ
て通常送出されるのと同様なデータレートで回路を動作
させるための試験回路を提供することである。
【０００８】
【課題を解決するための手段】本発明の伝送路試験方法
は、一連の入力テストパターンを受信する入力端子と対
応する出力端子を有する複数の伝送路を含む回路をテス
トする方法において、各パターンがｎビットを含み、２
nの一連の疑似ランダム入力テストパターンを発生する
手順と、前記手順で発生した入力テストパターンの一部
又は全部を入力端子に加え、対応の出力端子に伝送する
手順と、出力端子からの出力パターンに対応するｎビッ
トのビットパターンに基づいて、複数のビットで構成さ
れ、第１の疑似ランダム入力テストパターンに対応した
第２のパターンを発生する手順と、第２の各パターンと
対応する一連の出力パターンとを比較する手順とを備え
るように構成される。
【０００９】一方、本発明の伝送路試験装置は、伝送路
を経由して伝送するためのｎビットを有するの周期的な
第１の２n疑似ランダム入力テストパターンを発生する
手段と、同期モードに対応するｎビットビットパターン
が供給された後に、第１のパターン、伝送路を経由して
伝送された出力パターン及び自由動作モードに対応する
周期的な第２の２nのパターンを発生する手段と、第２
のパターン発生するために同期モードから自由動作モー
ドへ選択的にスイッチイングする制御手段と、第２の各
パターンと伝送路を経由して伝送された出力パターンと
を比較し、データ伝送の完全性を確認する比較手段とを
備えるように構成される。
【００１０】
【作用】本発明においては、ｎビットからなる２nの第
１の疑似ランダム入力テストパターンを発生し、この第
１のテストパターンの一部又は全部を被試験回路の入力
端子に加え、この被試験回路の出力端子から出力された
出力パターンに対応するｎビットのビットパターンに基
づいて、複数のビットで構成され第１の疑似ランダム入
力テストパターンに対応した第２のパターンを発生し、
この第２のパターンと被試験回路からの出力パターンと
を比較し、第２のパターンと被試験回路からの出力パタ
ーンとがマッチする場合は真条件信号（Ｔ）を出力し、
ミスマッチの場合は偽条件信号（Ｆ）を出力することに
よって、被試験回路の完全性の確認をする。
【００１１】
【実施例】図１は本発明の一実施例の伝送路の試験回路
のブロック図である。図２は本発明の図１に示された試
験回路の一部を示す回路のブロック構成図である。図１
及び図２において、疑似ランダムテストデータを発生す
る線形フィードバックシフトレジスタ（ＬＦＳＲ）５は
従来のシフトレジスタ１０に排他的論理和ゲート１３を
接続した回路である。マルチプレクサ１５は、制御回路
３０からの信号線３１によって、データバス１４又はデ
ータ入力バス１７を被試験回路２０の入力部分に選択的
に接続する。
【００１２】図２において、図１のＬＦＳＲ５の部分を
さらに詳細に説明すると、ＬＦＳＲ５は１５ビットのシ
フトレジスタ１０と排他的論理和ゲート１３を含んでい
る。１５ビットシフトレジスタ１０の最初の１０段階は
ビット位置１から１０に対応し、データバス１４に疑似
ランダムテストデータの並列出力ストリームを供給す
る。排他的論理和ゲート１３は１５ビットシフトレジス
タ１０の２つの位置（例えば、１４番目と１５番目のビ
ット位置）に接続され、シフトレジスタ１０にストアさ
れた値を受信し、排他的論理和フィードバック信号を発
生し、フィードバックパス１２を介してシフトレジスタ
１０の入力段階に送出する。被試験回路２０はＬＦＳＲ
５からテストパターンを受信し、テストパターンをバス
２２に出力する。
【００１３】上述したように、本発明の回路は特に複数
の伝送路を含む交換網のような回線をテストするのに適
している。マルチプレクサ１５はテスト信号をＬＦＳＲ
５から又はデータ入力バス１７上からの通常の入力デー
タを切り換えて交換網の種々の入力ポートに接続するよ
うに構成される。バス２２に接続されたデータバス２１
は被試験回路２０に接続された他の回路に出力データを
供給する。データバス２１に送出されるデータはデータ
入力バス１７から入力した通常の入力データ又はＬＦＳ
Ｒ５から入力した入力テストデータのいずれかである。
【００１４】第２の線形フィードバックシフトレジスタ
（ＬＦＳＲ）回路５０は第１のＬＦＳＲ５と同様に構成
される。しかしながら、マルチプレクサ４０はシフトレ
ジスタ５１の入力段階にフィードバックされる２つの信
号の１つを受け入れる。排他的論理和ゲート５３はシフ
トレジスタ５１の２つの最上位ビット（ＭＳＢ）（例え
ば、ビット１４、１５）に対応し、排他的論理和フィー
ドバック信号を発生し、フィードバックパス５２を介し
てマルチプレクサ４０の送出される。このマルチプレク
サ４０はデータバス２２の最下位データ線で運ばれる信
号を受信するデータ線２４に接続される。制御回路３０
は制御線３４に選択制御信号を送出し、この選択制御信
号はデータ線２４で運ばれる信号又はフィードバックパ
ス５２で運ばれる信号のいずれかを選択する。データバ
ス２２上の最下位データ線はデータ線２４に接続され、
最下位ビット位置で送出される疑似ランダムデータの一
部がマルチプレクサ４０を介して第２のＬＦＳＲ５０に
送出される。制御回路３０は、さらに、それぞれ制御線
１６と１９を介して、ＬＦＳＲ５と第２のＬＦＳＲ５０
にストアされた値を監視する。
【００１５】比較器６０は被試験回路２０からの連続１
０ビットの出力テストパターン及び第２のＬＦＳＲ５０
によって発生されデータバス５８を経由した１０ビット
パターンを受信するように接続される。制御線１８上の
クロック信号は第１のＬＦＳＲ５、制御回路３０、第２
のＬＦＳＲ５０及び比較器６０にタイミング信号を供給
する。もし、クロック信号が被試験回路２０を通常駆動
する周波数と同一であれば、その回路は実際の寿命試験
条件下で実行される。
【００１６】以下本発明の実施例の動作を説明する。第
１のＬＦＳＲ５は疑似ランダムバイナリテストデータを
発生し、被試験回路２０に供給される。第１のＬＦＳＲ
５は２15−１のパターン毎に同じパターンを繰り返す。
【００１７】試験回路のパワーアップのために、制御回
路３０は、第１のＬＦＳＲ５が０ビットパターンのみを
発生するのを防止するために、第１のＬＦＳＲ５にスト
アされた１５ビットバイナリ値を非零値に初期設定す
る。初期設定後に、制御回路３０は第１のＬＦＳＲ５と
第２のＬＦＳＲ５０の内容をモニタし、いずれかが全て
０ビットを含む状態になっていないか確認する。第１の
ＬＦＳＲ５又は第２のＬＦＳＲ５０が全て０の状態であ
ることを検出すると、制御回路３０は、制御線３２及び
３４上に信号を送出することによって、試験回路を再初
期設定する。
【００１８】第１のＬＦＳＲ５が初期設定されると、１
５ビットのシフトレジスタ１０にストアされたバイナリ
ワードは最上位桁の方にサイクリックにシフトされる。
すなわち、シフトレジスタ１０の第１段目にストアされ
たビットは第２段目にシフトされ、同様に第２段目にス
トアされたビットは第３段目にシフトされ、その他のビ
ットも同様に１ビットずつシフトされる。各シフト動作
はクロック信号と同期して行われる。しかしながら、シ
フト動作が行われるとき、最上位桁（１５ビット目、１
４ビット目）にストアされた２つのビットは排他論理和
の演算がされ、その結果はシフトレジスタ１０の最下位
桁にフィードバックされる。各クロック信号の周期でフ
ィードバックが行われるために、第１のＬＦＳＲ５中の
１５ビットバイナリワードの値は各シフト毎に変化す
る。シフトレジスタの最初の１０段に対応した１５ビッ
トワード中の最下位桁からの１０ビットはバイナリパタ
ーンを発生する。このパターンは各シフト毎に異なって
いる。本発明の実施例においてはテストパターンは１０
ビットで構成されるが、もちろん、１５ビットの全部を
用いてテストパターンを構成することもできる。より多
段のレジスタを有するＬＦＳＲを用いることによって、
本発明の実施例でのテストパターンよりもさらに多くの
テストパターンを供給できる。疑似ランダムバイナリデ
ータパターンはデータバス１４及びマルチプレクサ１５
を経由して被試験回路２０に送出される。
【００１９】被試験回路２０での伝送遅延の後に、比較
器６０はデータバス２２を介して第１のテストパターン
を受信する。初期設定の間、選択制御信号は制御線３４
に送出され、データバス２２上に送出されたパターンの
最下位桁のビットを選択し、第２のＬＦＳＲ５０に入力
信号として供給する。１５クロックサイクルの後に、第
１のＬＦＳＲ５で発生されたワードに対応する１５ビッ
トワードは第２のＬＦＳＲ５０に書込まれる。データバ
ス２２の最下位データ線からの１５の連続する値をコピ
ーし、第２のＬＦＳＲ５０中で１５ビットをシフトする
ことによって、第１のＬＦＳＲ５で発生された１５ビッ
トワードが再現される。第２のＬＦＳＲ５０中の１５ビ
ットバイナリワードは自由動作モードのデータパターン
のビットパターンを発生する。
【００２０】制御回路３０は制御線３４上に選択制御信
号を送出し、マルチプレクサ４０は第２のＬＦＳＲ５０
の入力段にフィードバックパス５２で運ばれた排他論理
和のフィードバック信号を供給する。クロック信号の連
続する各周期で最下位の１０ビットに対応する１０ビッ
トバイナリワードは比較器６０に送出される。データバ
ス５８によって比較器６０に送出された１０ビットバイ
ナリワードの各々はデータバス２２によって受信された
パターンと比較される。比較器６０で比較された２つの
１０ビットバイナリワードがミスマッチとなる場合は出
力線６２上に偽条件信号（Ｆ）を送出する。このミスマ
ッチは、被試験回路２０を経由して信号が伝送される間
に、１０ビット疑似ランダム信号が変化したことを意味
する。各エラー検出に対して修正措置を行ない、又は偽
条件の統計を記録してもよい。偽条件数が許容できる所
定の数を越えたときは修正措置が取られる。
【００２１】本発明は、伝送路の完全性を確認するため
の簡単で経済的な回路及び方法を提供する。この回路は
ディジタル論理回路を使用するために、１つの集積回路
又は複数の集積回路で容易に提供できる。さらに、この
回路は、実際の寿命試験条件下における回路のクロック
と同一のクロック信号源で駆動してもよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
従来、高周波で多量のデータを伝送する回線中のデータ
誤りを検出できなかった符号テストのような静的データ
テストに代わって、無数のビットの組み合わせを有する
ランダム又は疑似ランダムのテストデータを発生し、被
試験伝送回線に印加することにより、伝送路の完全性を
容易に経済的にテストできる。
【図面の簡単な説明】
【図１】本発明の一実施例の伝送路の試験回路を示すブ
ロック図である。
【図２】本発明の図１に示された試験回路の一部を示す
回路のブロック構成図である。
【符号の説明】
５ 第１のＬＦＳＲ １０ シフトレジスタ １２ フィードバックパス １３ 排他的論理和ゲート(EX-OR) １４ データバス １５ マルチプレクサ(MUX) １７ データ入力バス ２０ 被試験回路 ２１ データバス ２２ データバス ２４ データ線 ３０ 制御回路 ３１ 信号線 ３４ 制御線 ４０ マルチプレクサ(MUX) ５０ 第２のＬＦＳＲ ５１ シフトレジスタ ５２ フィードバックパス ５３ 排他的論理和ゲート(EX-OR) ５８ データバス ６０ 比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン・アルバート・ゴーシエ カナダ国，ケイ２エル，２エム５，オンタ リオ，カナタ，テイエツセン クレツシエ ント ７ (72)発明者 ジヨン・ケネス・ゴーチヤー カナダ国，ケイ２ビー，７エス９，オンタ リオ，ネピーン，ウツドリツジ クレツシ エント 118 ＃11

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 一連の入力テストパターンを受信するｘ
    個の入力端子と対応するｙ個の出力端子を有する複数の
    伝送路を含む回路をテストする方法において、 （a）各パターンがｎビットを含み、２nの疑似ランダム
    入力テストパターンを発生する手順と、 （ｂ）前記手順で発生した入力テストパターンの一部又
    は全部をｘ個の入力端子に加え、対応するｙ個の出力端
    子に伝送する手順と、 （ｃ）出力端子からの出力パターンに対応するｎビット
    のビットパターンに基づいて、複数のビットで構成され
    第１の疑似ランダム入力テストパターンに対応した第２
    のパターンを発生する手順と、 （ｄ）第２の各パターンと対応する出力パターンとを比
    較する手順と、 を備えたことを特徴とする伝送路試験方法。
  2. 【請求項２】 請求項１記載の伝送路試験方法におい
    て、前記ビットパターンは、ｎ個のシーケンシャルテス
    トパターンを用いて、ｙ個の出力端子の１つに供給され
    る同じ位置のビットから得られることを特徴とする伝送
    路試験方法。
  3. 【請求項３】 一連の入力テストパターンを受信するｘ
    個の入力端子と対応する出力端子を有する複数の伝送路
    を含む回路をテストする方法において、 （a）前記入力端子に接続される第１の発生器におい
    て、各パターンがｎビットを含み、２nの第１の疑似ラ
    ンダム入力テストパターンを発生する手順と、 （ｂ）前記手順で発生した第１のテストパターンの一部
    又は全部をｘ個の入力端子に加え、対応の出力端子に伝
    送する手順と、 （ｃ）被試験回路の出力側の第２の疑似ランダムテスト
    パターン発生器において、第１の発生器によって発生さ
    れるｎ番目のテストパターンに対応するｎビットのビッ
    トパターンに基づいて、第１の発生器で発生された疑似
    ランダムパターンに対応し出力端子上のテストパターン
    と同期する第２のパターンを発生する手順と、 （ｄ）被試験回路の出力端子上の各テストパターンと第
    ２の発生器からの対応するテストパターンとを比較し、
    比較の結果を示す信号を発生する手順と、 を備えたことを特徴とする伝送路試験方法。
  4. 【請求項４】 請求項３記載の伝送路試験方法におい
    て、前記ビットパターンは、ｎ個のシーケンシャルテス
    トパターンを用いて、出力端子の１つに供給される同じ
    位置のビットを第２の発生器のレジスタに加えることに
    よって得られることを特徴とする伝送路試験方法。
  5. 【請求項５】 請求項４記載の伝送路試験方法におい
    て、前記被試験回路と第１及び第２のテストパターン発
    生器とは同じクロックで駆動されることを特徴とする伝
    送路試験方法。
  6. 【請求項６】 （a）第１のテストパターンを発生する
    手順と、 （ｂ）そのテストパターンを伝送路の入力ポートに印加
    する手順と、 （ｃ）伝送路の出力ポートに現れるデータから第１のテ
    ストパターンの１つを複製し、その複製パターンを出力
    ポートでのテストパターンに同期させる手順と（ｄ）同
    期後に入力端子に印加されたテストパターンを連続して
    複製し、それによって、出力ポートのデータとは独立
    に、第２のテストパターンを発生させる手順と、 （ｅ）第２のテストパターンと伝送路の出力ポートに現
    れるデータとを比較する手順と、 （ｆ）第２のテストパターンと伝送路の出力ポートのテ
    ストパターンとの間でミスマッチが検出されたときフラ
    ッグ信号を発生する手順と、 を備えたことを特徴とする伝送路試験方法。
  7. 【請求項７】 （a）伝送路を経由して伝送するための
    ｎビットを有する周期的な第１の２n疑似ランダム入力
    テストパターンを発生する手段（１０）と、 （ｂ） 伝送路を経由して伝送された出力パターン及び
    同期モードに対応するｎビットビットパターンが供給さ
    れた後に、第１のパターン及び自由動作モードに対応す
    る第２の２nのパターンを発生する手段（５１）と、 （ｃ）第２のパターンを発生するために同期モードから
    自由動作モードへ選択的にスイッチイングする制御手段
    と、 （ｄ）第２の各パターンと伝送路を経由して伝送された
    出力パターンとを比較し、データ伝送の完全性を確認す
    る比較手段（６０）と、 を備えたことを特徴とする伝送路試験装置。
  8. 【請求項８】 請求項７記載の伝送路試験装置は、さら
    に、テストモードに対応する疑似ランダム入力信号の集
    合又は非テストモードに対応する通常の入力信号の集合
    を伝送路に選択的に接続する選択手段を備えたことを特
    徴とする伝送路試験装置。
  9. 【請求項９】 請求項７記載の伝送路試験装置において
    は、前記伝送路と伝送路試験回路は同じ集積回路上に位
    置することを特徴とする伝送路試験装置。
  10. 【請求項１０】 （a）モジュールに伝送するための第
    １の疑似入力テストパターンを発生する第１の手段（１
    ０）と、 （ｂ）前記モジュールを介して伝送された後に、第１の
    手段によって発生されたビットパターンに基づいて、第
    １のパターンに対応する第２の疑似ランダム入力テスト
    信号を発生するための第２の手段（５１）と、 （ｃ）伝送された第１の疑似ランダムテストパターンと
    第２の疑似ランダムテストパターンとを比較する比較手
    段（６０）と、 を備えたことを特徴とするモジュール試験装置。
  11. 【請求項１１】 （a）各パターンがｎビットを含み、
    ２nの一連の疑似ランダム入力テストパターンを発生す
    るための第１の回路手段（１０）と、 （ｂ）前記手段で発生した第１のテストパターンの一部
    又は全部を入力端子に加え、対応の出力端子に伝送する
    ための手段と、 （ｃ）第１の回路手段によって発生されたｎ番目のテス
    トパターンに対応するｎビットのビットパターンに基づ
    いて、出力端子上のテストパターンに同期し、第１の回
    路手段によって発生されたテストパターンに対応する第
    ２の疑似ランダムテストパターンを発生するための第２
    の回路手段（５１）と、 （ｄ）第２の回路手段によって発生されるテストパター
    ンと出力端子上のテストパターンとを比較する手段（６
    ０）と、 （ｅ）比較の結果を表示する信号を発生する手段と、 を備えたことを特徴とする伝送路試験装置。
  12. 【請求項１２】 請求項１１記載の伝送路試験装置にお
    いて、前記第１と第２の各回路手段は、シフトレジスタ
    を含む線形フィードバックシフトレジスタ、フィードバ
    ック信号を発生するためにシフトレジスタの２つのビッ
    ト位置の内容を入力する排他論理和ゲート及びシフトレ
    ジスタの最下位のビット位置にフィードバック信号をフ
    ィードバックするためのフィードバックパスとを含むこ
    とを特徴とする伝送路試験装置。
  13. 【請求項１３】 請求項１２記載の伝送路試験装置にお
    いて、前記第２の各回路手段のフィードバックパスは、
    制御信号によって、フィードバック信号又は根源値を得
    るために伝送路の出力端子での信号の一部又は全部の信
    号を選択する選択スイッチ（４０）を含むことを特徴と
    する伝送路試験装置。
  14. 【請求項１４】 請求項１３記載の伝送路試験装置にお
    いて、回路の全ての要素が、被試験伝送路を通常駆動す
    るクロック信号と同じクロック信号によって駆動される
    ことを特徴とする伝送路試験装置。
  15. 【請求項１５】 請求項１１記載の伝送路試験装置は、
    さらに、制御信号によって、通常の信号源を伝送路の入
    力端子に切り換えるための第１のスイッチ（１５）を含
    むことを特徴とする伝送路試験装置。
JP4046114A 1991-02-07 1992-01-31 伝送路試験方法及び装置 Pending JPH0583330A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US651,835 1991-02-07
US07/651,835 US5228042A (en) 1991-02-07 1991-02-07 Method and circuit for testing transmission paths

Publications (1)

Publication Number Publication Date
JPH0583330A true JPH0583330A (ja) 1993-04-02

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ID=24614420

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Application Number Title Priority Date Filing Date
JP4046114A Pending JPH0583330A (ja) 1991-02-07 1992-01-31 伝送路試験方法及び装置

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US (1) US5228042A (ja)
JP (1) JPH0583330A (ja)
GB (1) GB2252888B (ja)

Cited By (2)

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