JPH0728211B2 - 擬似発生パターンチエツク装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は擬似発生パターンをチェックする装置に関し、
特に、入力をパラレル展開してもシリアル処理と同様な
処理が可能で、速度が速い場合でもパラレル展開によっ
てチェックが可能な装置に関するものである。

〔従来の技術〕

所定のデータ伝送路が正常にデータを伝送しているか否
かを検査する方法として、送信側から比較的長い周期で
繰り返され所定順序を有する擬似的にランダムな擬似発
生パターンを送信するとともに、受信側でこれと同一の
擬似発生パターンを発生させておき、送信側からのパタ
ーンと受信側で発生させたデータとを同期させた後、両
者の一致を順次チェックすることにより、伝送路の伝送
エラーを検出する方法が一般的である。

従来、このように受信側に設置されて送信側からの擬似
発生パターンをチェックする擬似発生パターンチェック
装置は、シリアルの擬似発生パターンをチェックするこ
としかできなかった。

第４図は従来の擬似発生パターンチェック装置を示す回
路図である。同図において、１は15ビットシフトレジス
タ、２はシリアル擬似発生パターンａが入力されるラッ
チ回路、３は同期用信号SYが入力される選択回路、４は
排他的論理和回路、５は15ビットシフトレジスタの出力
をラッチするラッチ回路、６はラッチ回路2,5の出力の
排他的論理和をとる排他的論理和回路、７は排他的論理
和回路６の出力をラッチするラッチ回路、８は端子8aに
クリア信号CLRを入力する16ビットカウンタである。

〔発明が解決しようとする課題〕

このように従来の擬似発生パターンチェック装置はシリ
アル擬似発生パターンを処理する装置であり、データ速
度が速くなってくると、ICの動作速度上の問題で処理で
きなくなるという欠点があった。

〔課題を解決するための手段〕

このような欠点を除去するために本発明は、外部擬似発
生パターンは、ｋビット幅（ｋは正整数）のＭ系列の各
パターンに対して所定の排他的論理和演算を行うことに
より順次生成されたｎビット幅（ｎ＜k:nは正整数）の
擬似発生パターンから構成され、ｎビット幅の外部擬似
発生パターンを順次ラッチし並列出力する第１のラッチ
回路と、任意のビット出力に対する所定演算結果を帰還
信号として出力する帰還回路を有し、帰還信号を入力と
してシフト動作することによりＭ系列パターンと同一の
ｋビット幅のＭ系列パターンを順次出力するシフトレジ
スタと、このシフトレジスタから出力されるＭ系列パタ
ーンに対して所定の排他的論理和演算を行うことにより
擬似発生パターンと同一のｎビット幅の内部擬似発生パ
ターンを順次出力する第１の排他的論理和回路と、第１
のラッチ回路の出力に基づいて帰還回路から出力される
帰還信号に相当する信号を出力する信号生成回路と、内
部擬似発生パターンと外部擬似発生パターンとの位相を
同期させる場合にはシフトレジスタの入力に信号生成回
路の出力を接続し、内部擬似発生パターンと外部擬似発
生パターンとを比較する場合にはシフトレジスタの入力
に帰還回路を接続する選択回路と、第１の排他的論理和
回路の出力をラッチする第２のラッチ回路と、第１のラ
ッチ回路の出力と第２のラッチ回路の出力とを各ビット
毎に比較する第２の排他的論理和回路と、この第２の排
他的論理和回路の出力をラッチする第３のラッチ回路
と、この第３のラッチ回路の出力を各パラレルビット毎
のエラー回数としてカウントするビットカウンタと、こ
のビットカウンタの出力を加算するアダー回路とを備え
るものである。

〔作用〕

本発明による擬似発生パターンチェック装置は、パラレ
ル擬似発生パターンの処理が可能で、速度の速いデータ
についてはシリアル／パラレル展開して処理することが
可能である。

〔実施例〕

第１図は、本発明による擬似発生パターンチェック装置
の一実施例を示す回路図であり、例えばデータ伝送路を
検査する場合、この装置が受信側に設置され、送信側か
ら送信された比較的繰り返し周期が長く、所定順序で擬
似的にランダムな８ビットパラレル擬似発生パターンｂ
が入力される。同図において、１はシリアル時の1/8周
波数のクロックｃが入力される15ビットシフトレジス
タ、２は８ビットパラレル擬似発生パターンｂをラッチ
する第１のラッチ回路、３は15ビットシフトレジスタ１
へ入力される信号を切り替え接続する選択回路、４は15
ビットシフトレジスタの出力信号d,eの排他的論理和を
とる排他的論理和回路（帰還回路）、５は後述の排他的
論理和回路網12の出力信号P1〜P8をラッチする第２のラ
ッチ回路、６はラッチ回路２と５の排他的論理和をとる
第２の排他的論理和回路、７は排他的論理和回路６の出
力信号をラッチする第３のラッチ回路、９はラッチ回路
２の１番目と３番目の出力信号の排他的論理和をとるこ
とにより排他的論理和回路４からの出力に相当する信号
を出力する排他的論理和回路（信号生成回路）、10は排
他的論理和回路９の出力信号を反転するインバータ、13
は、第２の排他的論理和回路６により比較された外部擬
似発生パターンと内部擬似発生パターンとの不一致出力
を各ビット毎の伝送エラー発生回数としてカウントし、
そのカウント値k1〜k8を出力する16ビットカウンタ、11
は各16ビットカウンタ13から出力されたカウント値k1〜
k8を加算しエラー個数信号ｆを出力するアダー回路であ
る。

まず、第２図に示す回路から擬似発生パターンｂが出力
される。同図において、１はクロックｃを入力して信号
a1〜a15を出力する15ビットシフトレジスタ、５は信号P
1〜P8を入力して擬似発生パターンｂを出力するラッチ
回路、４は排他的論理和回路、12は排他的論理和回路
網、12aは信号a1〜a15を入力して全零を検出したときに
プリセット信号ｇを出力する全零検出回路である。

ここで、擬似発生パターン導出方法について説明する。
データ伝送路等のえ検査では送信側で発生させ順次送信
した擬似発生パターンが正常に受信されたことをチェッ
クするために、受信側でも同じ順序で擬似発生パターン
を発生させる必要がある。一般的に所定周期を持つ列符
号であって、線形符号すなわち再現性のある符号として
Ｍ系列符号が知られている。

第３図は所定のＭ系列符号を導出する15ビットシフトレ
ジスタ１の内部構成図であり、排他的論理和回路により
線形帰還形のシフトレジスタを構成している。この15ビ
ッノシフトレジスタ１から出力されるa1〜a15につい
て、所定の排他的論理和（排他的論理和回路網12）をと
ることにより、2n−１（ｎはシフトレジスタの段数）で
繰り返される任意の擬似発生パターン列すなわちPRBS
（Psudo Random Binary Sequence）を導出すること
ができる。なお、、PRBSの定理を述べると、同一のPRBS
で位相が異なるものの集合Ｍはｎ次元線形空間となると
いう定理である。

15ビットシフトレジスタ１から出力されるa1〜a15に基
づき、排他的論理和回路網12により所定のデータ信号P1
〜P8（PRBS）を導出する演算例として、第１図および第
２図におけるデータ信号P1〜P8とa1〜a15の関係を次式
に示す。は排他的論理和を示す。

P1＝a2a9a10a13a14 P2＝a2a7a8a9a10a11a12a14a15 P3＝a2a9a10 P4＝a2a5a6a7a8a12a13a14a15 P5＝a2a5a6a12a13 P6＝a2a3a4a10a11a14a15 P7＝a2 P8＝a1a8a9a12a14a15 今、第２図の回路から送信された擬似発生パターンは、
検査対象となるデータ伝送路等を介して第１図のラッチ
回路２に入力される。ここで受信した外部擬似発生パタ
ーンと内部擬似発生パターンとの位相が同期していない
場合、これらの位相を同期させるために選択回路３の入
力は排他的論理和回路９側に切り替えらる。排他的論理
和回路９（信号生成回路）は外部擬似発生パターンのP1
とP3を入力としており、これは前述のP1とP3の式からす
ればa13とa14の排他的論理和となり、選択回路３のラッ
チ入力によりラッチされてa14とa15との排他的論理和す
なわち送信側（第２図参照）の排他的論理和回路４すな
わち帰還回路の出力に相当する信号を出力することにな
る。

したがって、15ビットシフトレジスタ１には選択回路３
を介して外部擬似発生パターンから抽出された信号が、
15ビットシフトレジスタ１の段数以上の所定ビット数
（保護ビット数）分入力され、15ビットシフトレジスタ
１内の各ビット値がすべて置き換えられることにより、
外部擬似発生パターンの元となるＭ系列パターンと同位
相のＭ系列パターンが15ビットシフトレジスタ１から出
力されるものとなり、このＭ系列パターンに基づいて排
他的論理和回路網12により生成される内部擬似発生パタ
ーンと外部擬似発生パターンとの位相が同期するものと
なる。

同期確立後、15ビットシフトレジスタ１の入力は選択回
路３により排他的論理和回路４（帰還回路）からの出力
に切り替え接続されて、15ビットシフトレジスタ１およ
び排他的論理和回路網12により外部擬似発生パターンと
は独立した内部擬似発生パターンが順次生成され、排他
的論理和回路６により両擬似発生パターンの比較検査が
開始される。両擬似発生パターンの各ビット毎に設けら
れた排他的論理和回路６は両パターンのビット値の不一
致により信号を出力し、ラッチ回路７を介して各データ
信号P1〜P8毎に設けられた16ビットカウンタ13により、
信号出力回数すなわちエラー発生回数がカウントされ
る。これらのカウント値k1〜k8はアダー回路11で加算さ
れ、エラー個数信号ｆとして出力される。

このように、15ビットシフトレジスタ１により生成され
たＭ系列に対して排他的論理和回路網12により所定の排
他的論理和演算を実施することにより、Ｍ系列よりも少
ないビット幅であって、元のＭ系列が有する比較的長い
周期で巡回する擬似発生パターンを生成し、これを送受
信してパラレルで比較することにより、より高速で正確
なデータ伝送エラーのチェックが実現される。

［発明の効果］ 以上説明したように本発明は、ラッチ回路と排他的論理
和回路とにより、従来はシリアル擬似発生パターンのチ
ェックしか可能でなかったが、パラレルでも同様な擬似
発生パターンチェックが可能となり、速度の速いものに
ついてもシリアル／パラレル展開して使用することが可
能という効果がある。

【図面の簡単な説明】

第１図は本発明による擬似発生パターンチェック装置の
一実施例を示す回路図、第２図は外部擬似発生パターン
を出力する回路を示す回路図、第３図は第２図の15ビッ
トシフトレジスタを詳細に示す回路図、第４図は従来の
擬似発生パターンチェック装置を示す回路図である。 １……15ビットシフトレジスタ、2,5,7……ラッチ回
路、３……選択回路、4,6,9……排他的論理和回路、10
……インバータ、11……アダー回路、12……排他的論理
和回路網、13……16ビットカウンタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ伝送路などを介して入力された比較
   的長い周期で巡回する外部擬似発生パターンと、自装置
   内で発生させた前記外部擬似発生パターンと同一かつ同
   位相の内部擬似発生パターンとを順次比較することによ
   り、データ伝送エラーを検出する擬似発生パターンチェ
   ック装置において、 前記外部擬似発生パターンは、ｋビット幅（ｋは正整
   数）のＭ系列の各パターンに対して所定の排他的論理和
   演算を行うことにより順次生成されたｎビット幅（ｎ＜
   k:nは正整数）の擬似発生パターンから構成され、 ｎビット幅の前記外部擬似発生パターンを順次ラッチし
   並列出力する第１のラッチ回路と、 任意のビット出力に対する所定演算結果を帰還信号とし
   て出力する帰還回路を有し、前記帰還信号を入力として
   シフト動作することにより前記Ｍ系列パターンと同一の
   ｋビット幅のＭ系列パターンを順次出力するシフトレジ
   スタと、 このシフトレジスタから出力されるＭ系列パターンに対
   して所定の排他的論理和演算を行うことにより前記擬似
   発生パターンと同一のｎビット幅の内部擬似発生パター
   ンを順次出力する第１の排他的論理和回路と、 前記第１のラッチ回路の出力に基づいて前記帰還回路か
   ら出力される帰還信号に相当する信号を出力する信号生
   成回路と、 前記内部擬似発生パターンと前記外部擬似発生パターン
   との位相を同期させる場合には前記シフトレジスタの入
   力に前記信号生成回路の出力を接続し、前記内部擬似発
   生パターンと前記外部擬似発生パターンとを比較する場
   合には前記シフトレジスタの入力に前記帰還信号を接続
   する選択回路と、 前記第１の排他的論理和回路の出力をラッチする第２の
   ラッチ回路と、 前記第１のラッチ回路の出力と前記第２のラッチ回路の
   出力とを各ビット毎に比較する第２の排他的論理和回路
   と、 この第２の排他的論理和回路の出力をラッチする第３の
   ラッチ回路と、 この第３のラッチ回路の出力を各パラレルビット毎のエ
   ラー回数としてカウントするビットカウンタと、 このビットカウンタの出力を加算するアダー回路とを備
   えることを特徴とする擬似発生パターンチェック装置。