FR2824915A1 - Dispositif de test de la conformite d'une connexion - Google Patents
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Abstract
Ce dispositif de test de la conformité d'une connexion (1) comporte un premier générateur de signaux (3) délivrant une séquence de bits d'entrée à une première extrémité (E) de la connexion (1) et un dispositif de détection d'erreur (6) recevant une séquence de bits de sortie prélevée à une seconde extrémité (S) de la connexion (1), en réponse à la séquence de bits d'entrée. Le dispositif de détection d'erreur (6) comporte :- un second générateur de signaux (10) destiné à recréer la séquence de bits d'entrée, apte à prédire, alors que la seconde extrémité (S) délivre un bit de la séquence de sortie, la valeur du bit suivant, et . des moyens d'information (14) de la présence d'une erreur avec des moyens de comparaison (13) entre la valeur du bit prédit et la valeur effective du bit suivant.Application : tests de connexions entre circuits intégrés.
Description
nombre de mode de résonance est égal à 2.
"DISPOSITIF DE TEST DE LA CONFORMITE D'UNE CONNEXION"
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention est relative aux dispositifs de tests destinés à vérifier la conformité d'une connexion entre deux dispositifs, par exemple entre deux circuits intégrés ou entre une entrée et une sortie d'un même circuit intégré. La présente invention s'applique plus particulièrement, mais pas exclusivement, pour tester des circuits intégrés de commutation de donnces à haut déLit afin de vérifier si les données à acheminer à travers le circuit ne sont pas altérces lors de la transmission. Les déLits concernés peuvent aller par exemple jusqu'à 3,2 gigabits par seconde. Elle peut s'appliquer également aux tests de mémoires et plus généralement de tout dispositif auquel on applique un signal d'entrée, duquel on extrait un signal de sortie qui doit
correspondre au signal d'entrce.
ETAT DE LA TECHIQUE ANTERIEURE
Pour effectuer de tels tests, il faut disposer d'un générateur de signaux fournissant à l'une des extrémités de la connexion une séquence de bits d'entrée. A l'autre extrémité de la connexion, on reaueille une séquence de bits de sortie et les deux séquences de bits sont comparées, une erreur étant identifiée lorsque les deux séquences de bits présentent une différence. Pour que la comparaison puisse avoir un sens, il faut que les deux séquences à comparer GoienL en synchronis parfait 1'une par rapport l'atre. I1 faudraiL pouvoir connalLre le LempG de ropagation de la squence de bits d'entrde entre leG deux extrdmiL6s de la connexion eL disposer d'u disposiLif pour reLarder en conslquence la squence de biLs d'eLre 1'entre du comparaLeur. La connaissance prcise de ce Leps de propagaLion eGL tr@s difficile oLLeir notamment das le cas de
transmiGGiOs baut dbit.
I1 est poGGible, comme dans le brevet Us--6 118 294 de prvoir une mmoire qui perme de GtocLer la G@guenCe de bits d'entre, c'est ceLte Gquence de teGt mmorise oi est comparde la sAquence de teGt de Gortie. On tel cicuit permet une Gimplification des
problmeG de snchronisation rencoutrs prcde _ent.
ais une telle mani0<e de pocder devient extrmement lourde Gi les cicuiLs doivent tre testG avec de 1oues GquenceG de Lits, car les capacitG mmoires mise en jeu doivet tre trAG impOtanteG. De pluG, il faut connaitre l'avance la squence de bits d'entre por la mettre en mmoire avant de pouoir dbuter le
test et cela excluL l;utilisation de G4qenceS seudo-
alatoireG qui permettent dobtenir une bien meilleure qualit de test. ne Gynchronisation est quand mme ncesGaire entre la squence de bits de Gortie et la s6guence de bits qAmoriG@e pour pouvoir effectuer la
comparaiGon, mais elle est moins difficile obtenir.
XPOSt DE L'IVENTIO L' invention propose un diGpositif de teGt de la conformit d'une connexion {lectronique qui vite l'eploi de mmoire e) qui s'affranchit deG problAmes de synchronisation entre la séquence de bits d'entrce et la séquence de bits de sortie car il n'y a pas de comparaison entre la séquence de bits d'entrée et la
séquence de bits de sortie.
Pour y parvenir, la présente invention propose un dispositif de test comportant un premier générateur de signaux destiné à délivrer une séquence de bits d'entrce à une première extrémité de la connexion et un dispositif de détection d'erreur 1Q destiné à recevoir une séquence de bits de sortie prélevée à une seconde extrémité de la connexion, en réponse à la séquence de bits d'entrée, caractérisé en ce que le dispositif de détection d'erreur comporte: un second générateur de signaux, similaire au premier générateur, ce second générateur de signaux étant - destiné à recrécr la séquence de bits d'entrée et étant apte à prédire, alors que la seconde extrémité délivre un bit de la séquence de sortie, la valeur du bit suivant et 20. des moyens dinformation de la présence d'une erreur, incluant des moyens de comparaison entre la valeur du bit prédit et la valeur effective du bit suivant de la
séquence de bits de sortie.
Les premier et second générateurs de signaux seront avantageusement pilotés par des signaux
dhorloge ayant des fréquences égales.
Le premier générateur de signaux peut comporter un premier registre à décalage destiné à être chargé avec une combinaison initiale de bits, associé à une première porte OU exclusif dont deux entrées sont respectivement reliées à un dernier étage et à un avant-dernier étage du premier registre à décalage, et dont la sortie est relice à un premier étage du premier
registre à décalage.
La combinaison de bits initiale peut être délivrée par des moyens d'initialisation fixes ou programmables. Le second générateur de signaux peut comporter un second registre à décalage, associé à une seconde porte OU exclusif reliée en entrée d'une part au dernier étage et d'autre part à l' avant dernier étage du second registre à décalage, et dont la sortie est destinée à délivrer le bit dont la valeur est prédite. Dans une première configuration, la sortie de la seconde porte OU exclusif peut être relice au premier étage du-,se,cond registre à décalage, le second registre à décalage étant alors destiné à être chargé avec la même combinaison initiale de bits que le
premier registre à décalage.
Le démarrage du second registre à décalage est alors synchronisé avec le début de la séquence de
bits de sortie.
Dans une autre configuration, le premier étage du second registre à décalage peut recevoir la
séquence de bits de sortie.
Les moyens de comparaison peuvent comporter une troisième porte OU exclusif dont une entrée est reliée au second générateur de signaux et dont l'autre entrée est destince à recevoir la séquence de bits de
sortie.
Les moyens d' information de la présence d'une erreur peuvent comporter de plus un dispositif de validation des erreurs, destiné à masquer des erreurs qui pourraient être détectées alors que le second générateur de signaux n'est pas dans un état opérationnel. Le dispositif de validation peut comporter une porte ET dont une entrée est reliée à la sortie des moyens de comparaison, dont l'autre entrée est reliée à un dispositif à retard qui est destiné à créor un retard compatible avec l'état opérationnel du second
générateur de signaux.
Pour que le test puisse continuer même si une erreur a été détectée, il est possible de prévoir un dispositif de correction d'erreur destiné à corriger une erreur de la-séquence de bits de sortie avant son entrée dans le premier étage du second registre à décalage. Le dispositif de correction peut comporter une quatrième porte OU exclusif dont une entrée est destinée à recevoir la séquence de bits de sortie, dont l'autre entrée est relice en sortie des moyens d' information de la présence d'une erreur et dont la sortie est reliée au premier étage du second registre à
décalage.
Il peut être intéressant de prévoir des moyens de comptage des erreurs détectées, placés en sortie des moyens d' information de la présence d'une erreur. Les moyens de comptage peuvent délivrer un signal lorsqu'un nombre prédéterminé d'erreur est intervenu. Les moyens de comptage peuvent comporter un compteur programmable destiné à recevoir en entrée linformation de la présence d'une erreur et dont la sortie est reliée à l'entrée d'une bascule mémoire qui
délivre le signal.
Pour améliorer la fiabilité du dispositif de
test, on peut le doter d'un dispositif d'auto-test.
Dans le même but, on peut le doter de moyens de synchronisation de la séquence de bits de sortie
avec le signal d'horloge.
Les moyens de synchronisation de la séquence de bits de sortie avec le signal d'horloge peuvent être
réalisés par une-bascule mémoire.
Des moyens d' inversion du signal d'horloge peuvent être mis en place afin de faciliter la synchronisation. L'invention, sous une forme générale, concerne également un procédé pour tester une connexion électrique, incluant les étapes suivantes: génération d'une première séquence d'informations au moyen d'un premier générateur d'informations, 25. application de ladite séquence dinformations à une première extrémité de la connexion, réaupération d'informations présentes à une seconde extrémité de la connexion, prédiction, sur la base de la valeur de chaque information réaupérce, de la valeur de la prochaine information à récupérer, au moyen d'un second générateur dinformations similaire au premier générateur d'informations, et comparaison entre la valeur de l' information
récupérée et la valeur prédite de ladite information.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à
la lecture de la description d'exemples de réalisation
donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: - la figure 1 est un exemple d'un dispositif de test selon l' invention; - la figure 2 est un exemple du premier générateur de signaux du dispositif de test selon l' invention; - les figures 3A à 3D représentent plusieurs exemples du dispositif de détection d'erreur du
dispositif de test selon l' invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réLère à la figure 1 qui montre schématiquement un dispositif de test selon
l' invention.
La connexion à tester est référencée 1, on 2 5 suppose que l'une de ses extrémités correspond à une entrée E d'un circuit intégré 2 de commutation de donnces et que l'autre extrémité correspond à une sortie S du circuit intégré 2. La connexion pourrait
bien sûr relier deux circuits intégrés.
Le dispositif de test comporte un premier générateur de signaux 3 destiné à délivrer une séquence de bits d'entrée à l'extrémité E de la connexion 1. Un dispositif de détection d'erreur 6 est relié à l'autre extrémité S de la connexion 1. Un oscillateur 4 fournit au premier générateur de signaux 3 un signal d'horloge h. La fréquence de cet oscillateur 4 peut être commandée en tension ou en courant, via une borne référencée 5. L'oscillateur 4 fournit le même signal d'horloge h ou un signal d'horloge à la même fréquence au dispositif de détection d'erreur 6. La phase du signal d'horloge h est sans importance au niveau du premier générateur de signaux 3 et du dispositif de détection d'erreur 6, ce qui compte c'est qu'ils soient
pilotés à la même fréquence.
Le di-spositif de détection d'erreur 6, qui va être détaillé ultérieurement, repoit une séquence de bits de sortie apparaissant sur l'autre extrémité S de la connexion 1 en réponse à la séquence de bits d'entrée appliquce à son extrémité E. Contrairement aux dispositifs de test classiques, le dispositif de détection d'erreur 6 conforme à l' invention ne reçoit pas la séquence de
bits d'entrée.
On se réfère maintenant à la figure 2 qui montre un exemple de réalisation du premier générateur de signaux 3. I1 comporte un premier registre à décalage R1, représenté dans cet exemple avec sept étages. Le nombre d'étages, supérieur ou égal à trois,
est donné dans un but indicatif et nullement limitatif.
Le premier registre à décalage R1 est piloté par le signal dhorloge h. Le premier registre à décalage R1 coopère avec une première porte OU exclusif 7. Elle est relice en entrée d'une part au dernier étage et d'autre part à l'avant-dernier étage du premier registre à décalage R1. Le premier étage dun registre à décalage correspond à son entrée et le dernier étage à sa sortie. La sortie de la première porte OU exclusif 7 est reliée au premier étage du premier registre à
décalage R1.
La première porte OU exclusif 7 reçoit donc à la fois le bit présent en sortie du premier registre à décalage R1 et le bit qui le suit, cest à dire le bit qui sortira du premier registre à décalage R1 à
l'impuleion d'horloge suivante.
La sortie du premier registre à décalage R1 qui correspond-à la sortie du premier générateur de signaux 3 est reliée à l'extrémité E de la connexion électronique 1 à tester. En fonctionnement, le premier registre à décalage R1 associé à la première porte OU exclusif 7 délivre la séquence de bits d'entrce et cette séquence est. dans cet exemple, une séquence pseudo-aléatoire de 27 bits. Une telle séquence de bits permet de tester plus finement la qualité de la transmission entre l'extrémité E et l'extrémité S de la connexion électronique 1 qu'une séquence connue à l'avance. Des moyens d'initialisation 8 permettent de charger dans le premier registre à décalage R1 une combinaison initiale de 7 bits. La combinaison initiale
peut être fixée ou bien agustable par programmation.
Le démarrage du premier registre à décalage R1 prend en compte le temps de chargement de la combinaison initiale, à cet effet un dispositif à retard 9 apporte un retard a entre l' instant de démarrage du test et celui de démarrage du premier registre à décalage R1 de manière à ce que son
chargement soit terminé avant son démarrage.
On va voir maintenant plusieurs variantes de réalisation du dispositif de détection d'erreur 6. On
se réfère à la figure 3A.
Le dispositif de détection d'erreur 6 comporte un second générateur de signaux 10 similaire au premier générateur de signaux 3, ce second générateur de signaux étant destiné à recrcer la
séquence de bits d'entrée.
Sur la-;figure 3A, le second générateur de signaux 10 comporte un second registre à décalage R2 qui coopère avec une seconde porte OU exclusif 11. Le second registre à décalage R2 est piloté par le signal d'horloge h provenant de l'oscillateur 4. Le montage du second registre à décalage R2 et de la seconde porte OU exclusif 11 est similaire à celui illustré sur la figure 2. La seconde porte OU exclusif 11 est reliée en entrce d'une part, au dernier étage et, d'autre part, à
l' avant dernier étage du second registre à décalage R2.
Elle reçoit en entrée à la fois le bit présent en sortie du second registre à décalage R2 et le bit qui le suit, c'est à dire le bit qui sortira du second registre à décalage R2 à l'impuleion d'horloge suivante. La sortie de la seconde porte OU exclusif 11
est relice à l'entrée du second registre à décalage R2.
Dans cet exemple, au départ, le second registre à décalage R2 est chargé avec la même combinaison initiale que le premier registre à décalage R1. Des moyens d'initialisation 12-1 permettent de charger ladite combinaison initiale dans le second registre à décalage R2 et des moyens de synchronisation 12-2, symbolisés par les tirets, permettent de faire démarrer le second registre à décalage R2 en synchronisme avec
l'arrivée de la séquence de bits de sortie.
En sortie du second registre à décalage R2, on obtient la même séquence de bits pseudo-aléatoire que celle délivrée par le premier générateur de signaux Le second générateur de signaux 10 est capable de prédire, alors que la seconde extrémité S de la connexion électronique 1 délivre un bit, la valeur que devrait prendre le bit suivant. La prédiction du bit suivant est donnce par la sortie de la seconde
porte OU exclusif 11.
Le dispositif de détection d'erreur 6 comporte également des moyens d' information 14 de la présence d'une erreur, comprenant des moyens de comparaison 13 entre la valeur du bit prédit et celle prise effectivement par le bit suivant. Ces moyens de comparaison 13 peuvent comporter une troisième porte OU exclusif 13 dont une entrée est reliée à la sortie de la seconde porte OU exclusif 11 du second générateur de signaux 10 et dont l'autre entrée est reliée à la seconde extrémité S de la connexion électronique 1 à
tester..
Une erreur est détectée au niveau de la connexion électronique 1 lorsque les deux bits comparés ont des valeurs différentes, la sortie de la troisième
porte OU exclusif 13 délivrant un bit de valeur 1.
Les deux générateurs de signaux 3, 10 recoivent le même signal d'horloge h, ils n'ont pas d'autre liaison. Un tel dispositif de test ne nécessite pas de moyens de synchronisation ni des signaux d'horloge pilotant les générateurs de signaux 3, 10, ni de l' instant de démarrage des deux générateurs de signaux. Au lieu que l'entrée du second registre à décalage R2 soit reliée à la sortie de la seconde porte ou exclusif 11, il est possible que l'entrce du second registre à décalage R2 soit reliée à la seconde
extrémité S de la connexion électronique 1 à tester.
Cette configuration, illustrée à la figure 3B est équivalente à celle de la figure 3A puisqu'en l' absence d'erreur la séquence de bits de sortie prélevée sur la seconde extrémité S de la connexion 1 est identique à la séquence de bits d'entrée appliquce sur la première extrémité E en provenance du premier générateur de
signaux 3.
Les moyens d'initialisation et de 2 5 synchroni sat ion ne sont plus nécessaires pour charger
et faire démarrer le second registre à décalage R2.
C'est la séquence de bits de sortie qui progressivement va charger les différents étages du second registre à décalage R2. Il suffit d'attendre le chargement complet du second registre à décalage R2 avant que le résultat
du test puisse être significatif.
I1 est préférable que les moyens d' information 14 de la présence d'une erreur comportent un dispositif de validation des erreurs 15 destiné à masquer les erreurs détectées alors que le second générateur de signaux 10 n'est pas dans un état opérationnel, c' est à dire au moins tant que le second
registre à décalage R2 n'est pas entièrement chargé.
C'est ce qu'illustre la figure 3B. Ce dispositif de validation 15, se trouvant en sortie des moyens de comparaison 13, comporte un dispositif à retard 15-1 associé à une porte ET 15-2. Le dispositif à retard 15 1 introduit un retard L', à partir de l' instant de démarrage du test, compatible avec l'état opérationnel du second générateur de signaux 10. Ce retard L' est au moins égal au temps que met le second registre à décalage R2 à se-charger, augmenté du temps estimé que met la séquence de bits d'entrée à se propager à travers la connexion électronique 1 à tester. On aura intérêt à choisir un retard L' suffisamment long pour
être sûr que le dispositif de test est bien initialisé.
Par exemple, dans le cas d'un second registre à décalage R2 à 7 étages qui a donc besoin de sept impuleions d'horloge pour se charger complètement, tandis que le temps estimé de propagation de la séquence de bits dentrée est d' environ une ou deux impulsions d'horloge, on pourra choisir un retard L' d'environ seize impuleions d'horloge mais une dizaine
aurait suffit.
La sortie du dispositif à retard 15-1 est reliée à une entrée de la porte ET 15-2, cette entrée prend la valeur 0 tant que le temps 6' n'est pas écoulé et passe à la valeur 1 après. Une fois le temps L' écoulé, le dispositif de validation 15 est transparent pour les erreurs détectées par la comparaison. L'autre entrée de la porte ET 15-2 est relise à la sortie de la troisième porte OU exclusif 13 formant les moyens de comparaison. La sortie de la porte ET 15-2 forme la sortie des moyens d' information 14 de la présence d'une erreur. Il y a erreur lorsque ladite sortie prend la
valeur 1.
Il est possible de vouloir continuer le test alors qu'une première erreur a été détectée. Il ne faut pas que cette erreur perturbe le fonctionnement du second générateur de signaux 10 en se propageant à travers le second registre à décalage R2. On peut prévoir à cet effet, un dispositif de correction d'erreur 17 qui lorsqu'une erreur a été détectée sur un bit de la séquence de sortie, corrige la valeur de ce bit avant qu'il ne rentre dans le second registre à
décalage R2. La figure 3C illustre cette configuration.
Le dispositif de correction d'erreur 17 est réalisé par une quatrième porte OU exclusif dont une entrce est reliée à la sortie des moyens dinformation 14 de la présence d'une erreur, dont l'autre entrée repoit la séquence de bits de sortie et dont la sortie est reliée à l'entrée du second registre à décalage R2. Cette quatrième porte OU exclusif inverse la valeur du bit de la séquence de bits de sortie arrivant sur son entrce
lorsqu'une erreur est détectée.
Sur la figure 3C, l'une des entrées de la quatrième porte OU exclusif 17 est relise à la sortie de la troisième porte OU exclusif 13 car le dispositif de validation 15 n'a pas été représenté. Si ce dispositif avait été présent, comme sur la figure 3D, l'entrée de la quatrième porte OU exclusif 17 serait
relice à la sortie de la porte ET 15-2.
On peut avoir besoin, notamment pour estimer la qualité de la connexion à tester, de compter le nombre d'erreurs dont elle est affectée. On peut par exemple vouloir connaître le taux d'erreur de la connexion pendant un test de durée déterminée. Il suffit de compter le nombre d'erreurs apparaissant pendant le déroulement du test. Des moyens de comptage 16 sont représentés sur la figure 3D. Ils sont reliés aux moyens d' information 14 de la présence d'une erreur. Lorsqu'on veut connaître le nombre d'erreurs pendant la durce d'un test, les moyens de comptage 16 peuvent être ré-alisés par un compteur classique qui est
remis à zéro à l'issu du test.
On peut envisager que ces moyens de comptage 16 délivrent un signal lorsqu'un nombre prédéterminé d'erreurs est atteint. On peut utiliser un compteur programmable 16-1 qui active une bascule SR 16-2
lorsque le nombre prédéterminé d'erreurs est atteint.
La bascule SR 16-2, remise à zéro avant que le comptage ne débute, délivre le signal attendu. Le compteur programmable 16-1 selon le nombre de bits qu'il possède, peut compter jusqu'à un, deux, quatre ou huit
par exemple.
Il est préférable, pour améliorer la fiabilité du dispositif de test, que la séquence de
bits de sortie soit parfaitement synchronisée, c'est-à-
dire en phase avec le signal d'horloge h. Comme moyens
de synchronisation, on peut utiliser une bascule D 18.
Elle reçoit le signal d'horloge h. Son entrée D repoit la séquence de bits de sortie, sa sortie Q délivre la même séquence mais synchronisée avec le signal d'horloge h. Une telle bascule D 18 déclenche sur les
fronts montants de l'horloge.
Par sécurité, on peut prévoir la possibilité d'inverser le sens des impulsions d'horloge pour que la synchronisation de la séquence de bits de sortie puisse se faire lorsque les bits de la séquence de sortie ont
une valeur bien établie et non lors d'une transition.
Les moyens d'inversion des signaux d'horloge sont référencés 19. Dans tous les cas le même signal d'horloge pilote le second registre à décalage R2 et la bascule D 18. Quant aux deux générateurs de signaux ils sont pilotés avec la même fréquence, leur différence de
phase importe peu.
On peut enfin prévoir un dispositif d'auto-
test 20 du dispositif de détection d'erreur 6. On peut alors, en l'activant, s' assurer du bon fonctionnement du dispositif de détection d'erreur 6. Lors du déroulement de cet auto-test, on génère une séquence de test posséJant une ou plusieurs erreurs calibrées parfaitement connues. Cette séquence de test erronce se substitue à la séquence de bits de sortie au niveau du second registre à décalage R2, des moyens d' information de la présence d'une erreur 14 et du dispositif de correction d'erreur 17. Le signal délivré par les moyens de comptage 16 doit être cobérent avec le nombre d'erreurs introduites. Lorsque le dispositif d'auto test 20 n'est pas activé, il est transparent vis-à-vis
de la séquence de bits de sortie.
Claims (10)
1. Dispositif de test d'une connexion (1), comportant un premier générateur de signaux (3) destiné à délivrer une séquence de bits d'entrée à une première extrémité (E) de la connexion (1) et un dispositif de détection d'erreur (6) destiné à recevoir une séquence de bits de sortie prélevoe à une seconde extrémité (S) de la connexion (1), en réponse à la séquence de bits d'entrée, caractérisé en ce que le dispositif de détection d'erreur (6) comporte: un second générateur de signaux (10), similaire au premier générateur (3), ce second générateur de signaux (10) étant destiné à recréer la séquence de bits d'entrée et étant apte à prédire, alors que la seconde extrémité (S) délivre un bit de la séquence de sortie, .. la valeur du bit suivant et des moyens d' information (14) de la présence d'une erreur, incluant des moyens de comparaison (13) entre la valeur du bit prédit et la valeur effective du bit
suivant de la séquence de bits de sortie.
2. Dispositif de test selon la revendication 1, caractérisé en ce que les premier et second générateurs de signaux (3, 10) sont destinés à être pilotés par des
signaux d'horloge ayant des fréquences égales.
3. Dispositif de test selon la revendication 1, caractérisé en ce que le premier générateur de signaux (3) comporte un premier registre à décalage (R1) destiné à être chargé avec une combinaison initiale de r bits, associé à une première porte OU exclusif (7) dont deux entrées sont respectivement relices à un dernier étage et à un avant-dernier étage du premier registre à décalage (R1), et dont une sortie est reliée à un premier étage du premier registre à décalage (R1), et en ce que le second générateur de signaux (10) comporte un second registre à décalage (R2), associé à une seconde porte OU exclusif (11) dont deux entrées sont respectivement reliées à un dernier étage et à un lO avant-dernier étage du second registre à décalage (R2), et dont une sortie est destinée à délivrer le bit dont
la valeur est prédite.
4. Dispositif de test selon la revendication 3, caractérisé en ce que la sortie de la seconde porte OU exclusif (11) est reliée au premier étage du second registre à décalage (R2), le second registre à décalage (R2) étant destiné à être chargé avec la même combinaison initiale de bits que le premier registre à
décalage (R1).
5. ispositif de test selon la revendication 3, caractérisé en ce que le premier étage du second registre à décalage (R2) est destiné à recevoir la
séquence de bits de sortie.
6. Dispositif de test selon la revendication 1, caractérisé en ce que les moyens d' information (14) de la présence d'une erreur comportent de plus un dispositif de validation (15) des erreurs, destiné à masquer des erreurs qui pourraient être détectées alors que le second générateur de signaux (10) n'est pas dans
un état opérationnel.
7. Dispositif de test selon la revendication 5, caractérisé en ce qu'il comporte un dispositif de correction (17) d'erreur destiné à corriger une erreur de la séquence de bits de sortie avant son entrce dans
le premier étage du second registre à décalage (R2).
8. Dispositif de test selon la revendication 1, caractérisé en ce qu'il comporte des moyens de comptage (16) des erreurs détectées, placés en sortie des moyens
d' information (14) de la présence d'une erreur.
9. Dispositif de test selon la revendications 2,
caractérisé en-ce qu'il comporte des moyens de synchronisation (18) de la séquence de bits de sortie
avec au moins un desdits signaux d'horloge.
10. Procédé pour tester une connexion électrique, incluant les étapes suivantes: génération d'une première séquence d'informations au moyen d'un premier générateur d'informations, application de ladite séquence d'informations à une première extrémité de la connexion, récupération d'informations présentes à une seconde extrémité de la connexion, prédiction, sur la base de la valeur de chaque information récupérée, de la valeur de la prochaine information à récupérer, au moyen d'un second générateur d'informations similaire au premier
générateur d'informations, et.
comparaison entre la valeur de l' information
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0106394A FR2824915A1 (fr) | 2001-05-15 | 2001-05-15 | Dispositif de test de la conformite d'une connexion |
| JP2002590572A JP2004538684A (ja) | 2001-05-15 | 2002-05-15 | 電子接続の整合をテストするためのデバイス |
| EP02727915A EP1393491A1 (fr) | 2001-05-15 | 2002-05-15 | Dispositif destine a tester la conformite d'une connexion electronique |
| US10/477,488 US20040128603A1 (en) | 2001-05-15 | 2002-05-15 | Device for testing the conformity of an electronic connection |
| PCT/IB2002/001695 WO2002093821A1 (fr) | 2001-05-15 | 2002-05-15 | Dispositif destine a tester la conformite d'une connexion electronique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0106394A FR2824915A1 (fr) | 2001-05-15 | 2001-05-15 | Dispositif de test de la conformite d'une connexion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2824915A1 true FR2824915A1 (fr) | 2002-11-22 |
Family
ID=8863300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0106394A Pending FR2824915A1 (fr) | 2001-05-15 | 2001-05-15 | Dispositif de test de la conformite d'une connexion |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040128603A1 (fr) |
| EP (1) | EP1393491A1 (fr) |
| JP (1) | JP2004538684A (fr) |
| FR (1) | FR2824915A1 (fr) |
| WO (1) | WO2002093821A1 (fr) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493530B2 (en) * | 2002-06-25 | 2009-02-17 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for detecting an error in a bit sequence |
| US7336749B2 (en) | 2004-05-18 | 2008-02-26 | Rambus Inc. | Statistical margin test methods and circuits |
| US7408981B2 (en) | 2003-05-20 | 2008-08-05 | Rambus Inc. | Methods and circuits for performing margining tests in the presence of a decision feedback equalizer |
| US7590175B2 (en) | 2003-05-20 | 2009-09-15 | Rambus Inc. | DFE margin test methods and circuits that decouple sample and feedback timing |
| US7627029B2 (en) | 2003-05-20 | 2009-12-01 | Rambus Inc. | Margin test methods and circuits |
| US7634239B2 (en) * | 2004-03-29 | 2009-12-15 | Aeroflex High Speed Test Solutions, Inc | Generator for agile frequency signals |
| US7313738B2 (en) * | 2005-02-17 | 2007-12-25 | International Business Machines Corporation | System and method for system-on-chip interconnect verification |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2474226B1 (fr) * | 1980-01-22 | 1985-10-11 | Thomson Csf | Dispositif de test pour enregistreur numerique multipiste |
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| WO1996026451A1 (fr) * | 1995-02-24 | 1996-08-29 | Advantest Corporation | Instrument de mesure des erreurs sur les bits |
| JPH10253707A (ja) * | 1997-03-06 | 1998-09-25 | Ando Electric Co Ltd | 集積回路試験装置 |
| US7206339B2 (en) * | 1999-12-24 | 2007-04-17 | Anritsu Corporation | Wonder generator, digital line tester comprising the same, and phase noise transfer characteristic analyzer |
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2001
- 2001-05-15 FR FR0106394A patent/FR2824915A1/fr active Pending
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2002
- 2002-05-15 JP JP2002590572A patent/JP2004538684A/ja not_active Abandoned
- 2002-05-15 US US10/477,488 patent/US20040128603A1/en not_active Abandoned
- 2002-05-15 WO PCT/IB2002/001695 patent/WO2002093821A1/fr not_active Application Discontinuation
- 2002-05-15 EP EP02727915A patent/EP1393491A1/fr not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1393491A1 (fr) | 2004-03-03 |
| JP2004538684A (ja) | 2004-12-24 |
| US20040128603A1 (en) | 2004-07-01 |
| WO2002093821A1 (fr) | 2002-11-21 |
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