JP2004538684A - 電子接続の整合をテストするためのデバイス - Google Patents

Abstract

【課題】入力ビット列と出力ビット列との間の同期化問題を排除しながら、電子接続の整合をテストするためのデバイルを提供し、かつ、メモリの使用を回避すること。
【解決手段】電子接続（１）の整合をテストするためのデバイスにおいて、前記接続（１）の第１の先端（Ｅ）に入力ビット列を供給する第１の信号発生器（３）と、前記入力ビット列に応答して、前記接続（１）の第２の先端（Ｓ）から出力ビット列を受け取る誤り検出デバイス（６）とを有するデバイスであって、前記誤り検出デバイス（６）が、入力ビット列を再現することを意図されており、また、前記第２の先端（Ｓ）が前記出力列の１つのビットを供給したときの次ビットの値を予知するのに適している第２の信号発生器（１０）と、前記予知されたビットの値と前記出力ビット列の前記次ビットの実際の値とを比較するための手段（１３）を備えた、誤りの存在を指示する通知手段（１４）とを、有することを特徴とするデバイス。
応用：特に集積回路のテスト用

Description

【０００１】
【発明の属する技術分野】
本発明は、２つのデバイス間、例えば、２つの集積回路間で、あるいは、同一集積回路の入力と出力間で、電子接続の整合を確かめることを意図したテストデバイスに関するものである。本発明は、それに限定されるわけではないが、とりわけ、回路を通して送られるデータが、それらの伝播の間に変化しないか否かを確かめるように、高速にデータをスイッチさせる集積回路をテストするのに適用可能である。関係する速度は、例えば、毎秒３．２ギガビットにも及ぶこともある。それは、また、メモリや、さらに一般に、入力信号が印加され、その入力信号に一致しなければならない出力信号が得られる任意のデバイスをテストするのに適用可能である。
【０００２】
【従来の技術】
そのようなテストを成し遂げるためには、接続の一方の先端に入力ビット列を印加する信号発生器を持つことが必要である。出力ビット列が接続の他方の先端から取り出され、２つのビット列が比較され、そして、その２つのビット列が相異なる場合、誤りが識別される。比較が有効であるためには、比較される２つの列が、互いに完全に同期していなければならないことが必要である。接続の２つの先端間の入力ビット列の伝搬時間を知っている必要があり、また、必然的に、比較器の入力に入力ビット列を遅延させるためのデバイスを持っていることが必要である。この伝搬時間を正確に知ることは、特に高速伝播の場合には、非常に困難である。
【０００３】
米国特許ＵＳ−Ａ−６，１１８，２９４に記載されているように、入力ビット列を格納できるメモリを備えることは可能であり、出力におけるテスト列と比較されるのは、この格納されたテスト列である。そのような回路は、前述の同期問題を単純化することを可能にする。しかしながら、そのような処理手順は、長いビット列で回路をテストしなければならない場合には、使用しなければならない記憶容量が非常に大きくならざるを得ないので、極めて困難を伴う。さらに、テストを開始することができる前に、メモリに格納するために、入力ビット列をあらかじめ知っておくことが必要であり、このことは、より良好なテスト品質を得ることができる偽似ランダム列の使用を排除してしまう。それでもなお、比較を実行することができるように、出力ビット列と格納されているビット列との間の同期は、その困難さが減少しているにしても、必要である。
【０００４】
【課題を解決するための手段】
本発明は、入力ビット列と出力ビット列との間に何らの比較もないので、入力ビット列と出力ビット列との間の同期化問題を排除しながら、電子接続の整合をテストするためのデバイルを提供し、かつ、メモリの使用を回避するものである。
【０００５】
この目的のために、本発明は、電子接続の整合をテストするためのデバイスにおいて、前記接続の第１の先端に入力ビット列を供給する第１の信号発生器と、前記入力ビット列に応答して、前記接続の第２の先端から出力ビット列を受け取る誤り検出デバイスとを有するデバイスであって、前記誤り検出デバイスが、
【０００６】
前記第１のジェネレーターと同様の第２の信号発生器であって、入力ビット列を再現することを意図されており、また、前記第２の先端が前記出力列の１つのビットを供給したときの次ビットの値を予知するのに適している第２の信号発生器と、
【０００７】
前記予知されたビットの値と前記出力ビット列の前記次ビットの実際の値とを比較するための手段を備えた、誤りの存在を指示する通知手段とを、有することを特徴とするデバイス、に関するものである。
【０００８】
同一周波数のクロック信号が、前記第１の信号発生器と前記第２の信号発生器とを制御している。
【０００９】
前記第１の信号発生器が、前記ビットの初期組み合わせをロードされる第１のシフトレジスタであって、入力において前記第１のシフトレジスタの最終段および最終段の前の段に接続され、出力において前記第１のシフトレジスタの初段に接続された第１の排他的論理和ゲートに連結されている第１のシフトレジスタを有していてもよい。
【００１０】
初期ビットの組み合せは、不揮発性の、あるいは、プログラム可能な初期化手段によって供給されてもよい。
【００１１】
前記第２の信号発生器が、第２のシフトレジスタであって、入力において前記第２のシフトレジスタの最終段および最終段の前の段に接続され、出力が前記予知された値を持つビットを供給する第２の排他的論理和ゲートに連結されている第２のシフトレジスタを有していてもよい。
【００１２】
第１の構成において、前記第２の排他的論理和ゲートの前記出力が、前記第２のシフトレジスタの初段に接続され、前記第２のシフトレジスタが、前記第１のシフトレジスタと同じ初期ビット組み合わせをロードされてもよい。
【００１３】
前記第２のシフトレジスタの作動の開始が、前記出力ビット列の開始と同期化されている。
【００１４】
他の１つの構成において、前記第２のシフトレジスタの前記初段が、前記出力ビット列を受け取ってもよい。
【００１５】
前記比較手段は、一方の入力が、前記第２の信号発生器に接続され、他方の入力が、前記出力ビット列を受け取る第３の排他的論理和ゲートを有していてもよい。
【００１６】
前記誤りの存在を指示する前記通知手段は、さらに、前記第２の信号発生器が作動状態にないときに検出される誤りをマスクするように意図された、誤りを認定するためのデバイスを有していてもよい。
【００１７】
前記認定デバイスは、一方の入力が、前記比較手段の出力に接続され、他方の入力が、前記第２の信号発生器の前記作動状態に協調する遅延を引き起こす遅延デバイスに接続されているＡＮＤゲートを有していてもよい。
【００１８】
誤りが検出された後にも本テストを継続できるように、前記出力ビット列の誤りが前記第２のシフトレジスタの前記第２段に入力する前に、その誤りを訂正するように意図された誤り訂正デバイスを備えることが可能である。
【００１９】
前記訂正デバイスが、一方の入力が、前記出力ビット列を受け取り、他方の入力が、前記誤りの存在を指示する前記通知手段の出力に接続され、出力が、前記第２のシフトレジスタの前記初段に接続されている第４の排他的論理和ゲートを有していてもよい。
【００２０】
前記誤りの存在を指示する通知手段の前記出力に配置された、検出された誤りを計数するための手段を備えることに興味が持たれてもよい。
【００２１】
あらかじめ定められた数の誤りが生じたとき、前記計数手段が、１つの信号を供給することができる。
【００２２】
前記計数手段が、入力が、前記誤りの存在を指示する情報を受け取り、出力が、前記信号を供給するＤフリップ・フロップの入力に接続されているプログラム可能なカウンタを有していてもよい。
【００２３】
本テストデバイスの信頼性を上げるために、自己テストデバイスが備えられてもよい。
【００２４】
同じ目的のために、前記出力ビット列を前記クロック信号に同期化させるための手段が備えられてもよい。
【００２５】
前記出力ビット列を前記クロック信号に同期化させるための前記手段が、Ｄフリップ・フロップによって実現されていてもよい。
【００２６】
前記同期を容易にするためにクロック信号を反転する手段が備えられてもよい。
【００２７】
【発明の実施の形態】
本発明は、添付の図面を参照して、制限するものではない例として与えられる実施例の記述を読むことにより一層よく理解される。
【００２８】
図１は、本発明に係るテストデバイスをダイアグラマティックに示している。
【００２９】
テストされる電子接続が、参照数字１を印されており、また、その一方の先端が、データをスイッチするための集積回路２の入力Ｅに一致し、その他方の先端が、集積回路２の出力Ｓに一致すると想定されている。電子接続は、２つの集積回路を接続していてもよい。
【００３０】
テストデバイスは、接続１の一方の先端Ｅに入力ビット列を供給するように意図されている第１の信号発生器３を有している。誤り検出デバイス６が、接続１の他方の先端Ｓに接続されている。発振器４が、第１の信号発生器３にクロック信号ｈを供給する。この発振器４の周波数は、参照数字５を印されている端子を介して電圧制御あるいは電流制御されている。発振器４は、同じクロック信号ｈ、あるいは、同じ周波数を持つクロック信号を、誤り検出デバイス６に供給する。クロック信号ｈの位相は、第１の信号発生器３および誤り検出デバイス６のレベルでは重要ではない。大事なことは、それら（第１の信号発生器３および誤り検出デバイス６）が同じ周波数で制御されるということである。
【００３１】
誤り検出デバイス６は、以下に詳細に記述されるが、接続１の一方の先端Ｅに印加された入力ビット列に応答してその他方の先端Ｓに現われる出力ビット列を受け取る。
【００３２】
通常のテストデバイスと異なって、本発明に係る誤り検出デバイス６は、入力ビット列を受け取らない。
【００３３】
図２は、第１の信号発生器３の１実施例を示している。それは、本実施例では７段である、第１のシフトレジスタＲ１を有している。段数は、３以上ではあろうが、制限されるものではない例として与えられている。第１のシフトレジスタＲ１は、クロック信号ｈによって制御されている。その第１のシフトレジスタＲ１は、第１の排他的論理和ゲート７と協同して作動する。それ（第１の排他的論理和ゲート７）は、その入力において、第１のシフトレジスタＲ１の最終段および最終段の前の段に接続されている。シフトレジスタの初段は、その入力に当たり、また、最終段は、その出力に当たる。第１の排他的論理和ゲート７の出力は、第１のシフトレジスタＲ１の初段に接続されている。
【００３４】
第１の排他的論理和ゲート７は、したがって、第１のシフトレジスタＲ１の出力におけるビットと、次のビット、即ち、次のクロックパルスにおいて、第１のシフトレジスタＲ１から出力されるビットとを受け取る。
【００３５】
第１のシフトレジスタＲ１の出力は、第１の信号発生器３の出力に一致するが、テストされる電子接続１の一方の先端Ｅに接続される。作動時には、第１の排他的論理和ゲート７に連結された第１のシフトレジスタＲ１が、入力ビット列を供給する。本実施例では、この列は、７^２ビットの偽似ランダム列である。そのようなビット列は、あらかじめ分かっている列よりも、電子接続１の先端Ｅと先端Ｓとの間の伝播のより品質の優れたテストを行なうことを可能にする。
【００３６】
初期化手段８によって、７ビットの初期組み合わせを、第１のシフトレジスタＲ１にロードすることができる。初期組み合わせは、不揮発的にあるいは可調的にプログラムすることができる。
【００３７】
第１のシフトレジスタＲ１の作動開始には、初期組み合わせのローディング時間が考慮に入れられ、そのため、遅延デバイス９が、テストを開始する瞬間と、ローディングが終了したときに一致して第１のシフトレジスタＲ１の作動を始める瞬間との間に、遅延Ｄを生じさせる。
【００３８】
誤り検出デバイス６のいくつかの変形について、ここで、図３Ａを参照して記述する。
【００３９】
誤り検出デバイス６は、第１の信号発生器３と同様の第２の信号発生器１０を有している。この第２の信号発生器は、入力ビット列を再現することを意図したものである。
【００４０】
図３Ａにおいて、第２の信号発生器１０は、第２の排他的論理和ゲート１１と協同して作動する第２のシフトレジスタＲ２を有している。第２のシフトレジスタＲ２は、発振器４からのクロック信号ｈによって制御されている。第２のシフトレジスタＲ２および第２の排他的論理和ゲート１１の配置は、図２で示されているそれと同様である。第２の排他的論理和ゲート１１は、その入力において、第２のシフトレジスタＲ２の最終段および最終段の前の段に接続されている。その入力は、第２のシフトレジスタＲ２の出力におけるビットと、次のビット即ち次のクロックパルスにおいて第２のシフトレジスタＲ２から出力されるビットとを受け取る。第２の排他的論理和ゲート７の出力は、第２のシフトレジスタＲ２の入力に接続されている。この実施例において、第２のシフトレジスタＲ２は、開始時に、第１のシフトレジスタＲ１と同じ初期組み合わせをロードされる。初期化手段１２−１が、第２のシフトレジスタＲ２への当該初期組み合わせをロードすることを可能にし、また、同期化手段１２−２（破線によって表わされている）が、出力ビット列の到達と同期して第２のシフトレジスタＲ２の作動を開始することを可能にする。
【００４１】
第１の信号発生器３によって供給されたものと同じ偽似ランダムビット列が、第２のシフトレジスタＲ２の出力で得られる。
【００４２】
第２の信号発生器１０は、電子接続１の第２の先端Ｓが１つのビットを供給したときの次ビットの値を予知することができる。次ビットの予知は、第２の排他的論理和ゲート１１の出力によって与えられる。
【００４３】
誤り検出デバイス６は、さらに、予知されたビットの値と次ビットが実際に執っている値とを比較するための手段１３を有する、誤りの存在を指摘する通知手段１４を有している。それらの比較手段１３は、一方の入力が、第２の信号発生器１０の第２の排他的論理和ゲート１１の出力に接続され、また、他方の出力が、テストされる電子接続１の第２の先端Ｓに接続されている第３の排他的論理和ゲート１３を有していてもよい。
【００４４】
比較される２つのビットが相異なる値を持つと、第３の排他的論理和ゲート１３の出力が値１を持つビットを供給し、電子接続１のレベルで誤りが検出される。
【００４５】
２つの信号発生器３、１０は、同じクロック信号ｈを受け、また、それらは、他の接続を持っていない。そのようなテストデバイスは、信号発生器３、１０を制御するクロック信号の同期化手段も、２つの信号発生器の作動を開始する瞬間の同期化手段も必要としない。
【００４６】
第２のシフトレジスタＲ２の入力を、第２の排他的論理和ゲート１１の出力に接続するのではなく、第２のシフトレジスタＲ２の入力を、テストされる電子接続１の第２の先端Ｓに接続することも可能である。この構成は、図３Ｂに示されているが、誤りがない場合には、接続１の第２の先端Ｓから取り出される出力ビット列が、第１の先端Ｅに印加される即ち第１の信号発生器３から来る入力ビット列と同一なので、図３Ａの構成と等価である。
【００４７】
初期化手段および同期化手段は、第２のシフトレジスタＲ２をロードしたり、開始したりするのに、最早必要ではない。第２のシフトレジスタＲ２の種々の段を順次ロードするのは、出力ビット列である。第２のシフトレジスタＲ２の完全なローディングを待つだけで、テスト結果は、有効なものとなる。
【００４８】
誤りの存在を指示する通知手段１４は、第２の信号発生器１０が作動状態にないときに、即ち、少なくとも第２のシフトレジスタＲ２が完全にはロードされていないときに検出された誤りはマスクするように意図された、誤りを有効と認定するためのデバイス１５を有することが好ましい。これが、図３Ｂに示されている。比較手段１３の出力に連なるこの認定デバイス１５は、ＡＮＤゲート１５−２に連結された遅延デバイス１５−１を有している。遅延デバイス１５−１は、第２の信号発生器１０の作動状態と協調しながら、テストを開始する瞬間から遅延Δ’を挿入する。この遅延Δ’は、最小でも、テストされている電子接続１中を入力ビット列が伝搬するのに予測される時間だけ増大された、第２のシフトレジスタＲ２のローディング時間に等しい。テストデバイスが正確に初期化されることが確保されるほど十分に長い遅延Δ’を選ぶことに関して注意を向けるのは興味あることである。例えば、第２のシフトレジスタＲ２が７段を持ち、したがって、完全にロードするために７個のクロックパルスを要する場合に、入力ビット列の予測される伝搬時間がおよそ１ないし２個のクロックパルスであれば、およそ１６個のクロックパルスの遅延Δ’が選ばれてもよいが、約１０個のクロックパルスでも十分であろう。
【００４９】
遅延デバイス１５−１の出力は、ＡＮＤゲート１５−２の一方の入力に接続され、その入力は、時間が尽きるまでは値０を取り、その後は値１を取り続ける。時間Δ’が尽きてしまえば、認定デバイス１５は、比較手段によって検出された誤りをマスクしない。ＡＮＤゲート１５−２の他方の入力は、比較手段を構成する第３の排他的論理和ゲート１３の出力に接続されている。ＡＮＤゲート１５−２の出力は、誤りの存在を指示するための通知手段１４の出力を構成している。当該出力が値１を執ったとき、誤りが存在する。
【００５０】
最初の誤りが検出されてしまったときに、テストを継続することは可能である。この誤りは、第２のシフトレジスタＲ２中を伝搬することによって、第２の信号発生器１０の作動を乱してはならない。この目的のために、誤り訂正デバイス１７が備えられてもよく、それは、誤りが出力列のビットに検出されてしまったとき、このビットが第２のシフトレジスタＲ２にはいる前にビットの値を訂正する。図３Ｃは、この構成を示している。誤り訂正デバイス１７は、第４の排他的論理和ゲートによって実現されている。その一方の入力が、誤りの存在を指示する通知手段１４の出力に接続され、また、他方の入力が、出力ビット列を受け取り、一方、その出力が、第２のシフトレジスタＲ２の入力に接続されている。この第４の排他的論理和ゲートは、誤りが検出されたとき、その入力に到達した出力ビット列のビットの値を反転させる。
【００５１】
図３Ｃでは、認定デバイス１５が示されていないので、第４の排他的論理和ゲート１７の入力の一方が、第３の排他的論理和ゲート１３の出力に接続されている。このデバイスが存在すれば、図３Ｄのように、第４の排他的論理和ゲート１７のその入力は、ＡＮＤゲート１５−２の出力に接続される。
【００５２】
特に、テストされる接続の質を評価するためには、この接続に悪影響を及ぼすエラー回数を数えることが必要であろう。例えば、与えられた期間のテスト中における接続の誤り率を知りたいと思うであろう。テスト遂行の間に現われるエラー回数を数えるだけで十分である。計数手段１６が、図３Ｄに示されている。それらは、誤りの存在を指示するための通知手段１４に接続されている。テストの間のエラー回数を知りたい場合、計数手段１６は、テストの終わりに零にリセットされる通常のカウンタによって実現できる。
【００５３】
あらかじめ定められたエラー回数に達したとき、それらの計数手段１６が、ある１つの信号を供給することを構想することができる。あらかじめ定められたエラー回数に達したとき、ＳＲフリップフロップ１６−２をトリガするプログラム可能なカウンタ１６−１が使用されてもよい。ＳＲフリップフロップ１６−２は、計数が始まる前に零にリセットされており、（トリガされたとき）予期された信号を供給する。プログラム可能なカウンタ１６−１は、ビットの数に応じて、例えば、１， ２， ４あるいは８まで計数してもよい。
【００５４】
テストデバイスの信頼度を高めるためには、出力ビット列が、クロック信号ｈと完全に同期する、即ち、同位相になるのが好適である。Ｄフリップフロップ１８を、同期化手段として用いることができる。それは、クロック信号ｈを受け取る。その入力Ｄは、出力ビット列を受け、その出力Ｑは、同じビット列であるが、クロック信号ｈに同期したビット列を供給する。そのようなＤフリップフロップ１８は、クロックの立ち上がりエッジでトリガする。
【００５５】
安全のために、出力列のビットが設定されている値を持ち、遷移中の値を持たないときに、出力ビット列の同期を達成することができるように、クロックパルスの方向の反転が実行可能な手段が備えられてもよい。クロック信号を反転するための手段が、参照数字１９で印されている。全ての場合に、同じクロック信号が、第２のシフトレジスタＲ２とＤフリップフロップ１８とを制御している。２つの信号発生器に関しては、同じ周波数によって制御されているが、それらの位相差は、それほど重要ではない。
【００５６】
最後に、誤り検出デバイス６の自己テストデバイス２０が備えられてもよい。このデバイスを動作させることによって、誤り検出デバイス６の申し分のない作動が保証できる。この自己テストの遂行中、完全に分かっている１つ以上の較正された誤りを持つテスト列が生成される。この誤りを含んだテスト列が、第２のシフトレジスタＲ２、誤りの存在を指示する通知手段１４、および、誤り訂正デバイス１７のレベルで出力ビット列と置換される。計数手段１６によって供給される信号は、導入された誤りの数と一致しなければならない。自己テストデバイス２０が動作していないときには、それは、出力ビット列をマスクしない。
【図面の簡単な説明】
【図１】本発明に係るテストデバイスの１実施例である。
【図２】本発明に係るテストデバイスの第１の信号発生器の１実施例である。
【図３Ａ】本発明に係るテストデバイスの誤り検出デバイスの一例である。
【図３Ｂ】本発明に係るテストデバイスの誤り検出デバイスの一例である。
【図３Ｃ】本発明に係るテストデバイスの誤り検出デバイスの一例である。
【図３Ｄ】本発明に係るテストデバイスの誤り検出デバイスの一例である。
【符号の説明】
１ 接続
２ 集積回路
３ 第１の信号発生器
４ 発振器
６ 誤り検出デバイス
７ 第１の排他的論理和ゲート
８ 初期化手段
９ 遅延デバイス
１０ 第２の信号発生器
１１ 第２の排他的論理和ゲート
１３ 比較手段
１４ 通知手段
１５ 認定デバイス
１６ 計数手段
１７ 誤り訂正デバイス
１８ Ｄフリップフロップ

Claims (20)

1. 電子接続の整合をテストするためのデバイスであって、前記接続の第１の先端に入力ビット列を供給する第１の信号発生器と、前記入力ビット列に応答して、前記接続の第２の先端から出力ビット列を受け取る誤り検出デバイスとを有するデバイスにおいて、前記誤り検出デバイスが、
   前記第１の発生器と同様の第２の信号発生器であって、前記入力ビット列を再現することを意図されており、また、前記第２の先端が前記出力列の１つのビットを供給したときの次ビットの値を予知するのに適している第２の信号発生器と、
   前記予知されたビットの値と前記出力ビット列の前記次ビットの実際の値とを比較するための手段を備えた、誤りの存在を指示する通知手段とを、有することを特徴とするデバイス。
2. 同一周波数のクロック信号が、前記第１の信号発生器と前記第２の信号発生器とを制御することを特徴とする請求項１に記載のテストデバイス。
3. 前記第１の信号発生器が、前記ビットの初期組み合わせをロードされる第１のシフトレジスタであって、入力において前記第１のシフトレジスタの最終段および最終段の前の段に接続され、出力において前記第１のシフトレジスタの初段に接続された第１の排他的論理和ゲートに連結されている第１のシフトレジスタを有することを特徴とする請求項１または２に記載のテストデバイス。
4. 前記初期ビット組み合わせが、できる限りプログラム可能な初期化手段によって供給されることを特徴とする請求項３に記載のテストデバイス。
5. 前記第２の信号発生器が、第２のシフトレジスタであって、入力において前記第２のシフトレジスタの最終段および最終段の前の段に接続され、出力が前記予知された値を持つビットを供給する第２の排他的論理和ゲートに連結されている第２のシフトレジスタを有していることを特徴とする請求項１〜４の何れかに記載のテストデバイス。
6. 前記第２の排他的論理和ゲートの前記出力が、前記第２のシフトレジスタの初段に接続され、前記第２のシフトレジスタが、前記第１のシフトレジスタと同じ初期ビット組み合わせをロードされることを特徴とする、請求項３に付随して、請求項５に記載のテストデバイス。
7. 前記第２のシフトレジスタの作動の開始が、前記出力ビット列の開始と同期化されていることを特徴とする請求項６に記載のテストデバイス。
8. 前記第２のシフトレジスタの前記初段が、前記出力ビット列を受け取ることを特徴とする請求項５に記載のテストデバイス。
9. 前記比較手段は、一方の入力が、前記第２の信号発生器に接続され、他方の入力が、前記出力ビット列を受け取る第３の排他的論理和ゲートを有することを特徴とする請求項１〜８の何れかに記載のテストデバイス。
10. 前記誤りの存在を指示する前記通知手段は、さらに、前記第２の信号発生器が作動状態にないときに検出される誤りをマスクするように意図された、誤りを認定するためのデバイスを有することを特徴とする請求項９に記載のテストデバイス。
11. 前記認定デバイスは、一方の入力が、前記比較手段の出力に接続され、他方の入力が、前記第２の信号発生器の前記作動状態に協調する遅延を引き起こす遅延デバイスに接続されているＡＮＤゲートを有することを特徴とする請求項１０に記載のテストデバイス。
12. 前記出力ビット列の誤りが前記第２のシフトレジスタの前記第２段に入力する前に、その誤りを訂正するように意図された誤り訂正デバイスを有していることを特徴とする請求項８〜１１の何れかに記載のテストデバイス。
13. 前記訂正デバイスは、一方の入力が、前記出力ビット列を受け取り、他方の入力が、前記誤りの存在を指示する前記通知手段の出力に接続され、出力が、前記第２のシフトレジスタの前記初段に接続されている第４の排他的論理和ゲートを有することを特徴とする請求項１２に記載のテストデバイス。
14. 前記誤りの存在を指示する通知手段の前記出力に配置された、検出された誤りを計数するための手段を有していることを特徴とする請求項１〜１３の何れかに記載のテストデバイス。
15. あらかじめ定められた数の誤りが生じたとき、前記計数手段が、１つの信号を供給することを特徴とする請求項１４に記載のテストデバイス。
16. 前記計数手段は、入力が、前記誤りの存在を指示する情報を受け取り、出力が、前記信号を供給するＤフリップ・フロップの入力に接続されているプログラム可能なカウンタを有することを特徴とする請求項１５に記載のテストデバイス。
17. 自己テストデバイスを有することを特徴とする請求項１〜１６の何れかに記載のテストデバイス。
18. 前記出力ビット列を前記クロック信号に同期化させるための手段を有することを特徴とする請求項２〜１７の何れかに記載のテストデバイス。
19. 前記出力ビット列を前記クロック信号に同期化させるための前記手段が、Ｄフリップフロップによって実現されていることを特徴とする請求項１８に記載のテストデバイス。
20. 前記同期を容易にするためにクロック信号を反転する手段を有することを特徴とする請求項１８または１９に記載のテストデバイス。

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