JPH04192830A - 試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分』コ 本発明はデジタル通信網における伝送回線を伝送される
途中で生じるデジタル信号のビット誤りや、信号がこの
伝送回線を伝送される過程で生じる遅延量をｔｐｊ定す
る試験装置に関する。

［従来の技術］ 近年、電話回線や通信回線等がデジタル回線化されてい
る。そして、このようなデジタル通信網における、局に
設置された伝送装置や局と局とを接続する伝送路やこの
伝送路の途中位置に配設された中継器等からなる伝送回
線を新たに設置した場合や、一定期間毎に実施する定期
点検時においては、この伝送回線の伝送特性を測定する
必要がある。

この測定は多くの項目があるが、比較的重要な測定項目
として、誤り測定と遅延量測定とがある。

通常この誤り測定と遅延量測定とを１台の試験装置で実
施する。

第７図は、誤り測定機能と遅延量測定機能とが組込まれ
た試験装置を伝送回線に接続して試験を実施する状態を
示した模式図である。試験対象としての伝送回線１は、
前述したように局に設置された伝送装置２ａ、２ｂや局
と局とを接続する伝送路３ａ、３ｂやこの伝送路３ａ、
３ｂの途中位置に配設された複数の中継器４ａ、４ｂ、
４ｃ等で構成されている。そして、この伝送回線１を試
験する場合は、終端に存在する伝送装置２ｂを故意に短
絡状態に設定し、他方端に存在する伝送装置２ａに試験
装置５の入出力端子を接続する。

試験装置５内には、擬似ランダム信号発生回路が組込ん
であり、この擬似ランダム信号発生回路から出力される
擬似ランダム信号を、第８図に示すように、例えば７ビ
ツト構成の誤り測定信号ａとしてと伝送回線１の伝送装
置２ａに印加する。

伝送装置２ａから入力された誤り測定信号ａは伝送路３
ａ、各中継器４ａ、４ｂ、４ｃを経由して終端の伝送装
置２ｂへ入力される。そして、この伝送装置２ｂで折り
返されて、再度伝送路３ｂ。

各中継器４ｃ、４ｂ、４ａを経由して伝送装置２ａへ戻
る。試験装置５は、この伝送装置２ａから前記誤り測定
信号ａを受信信号すとして取込む。

そして、試験装置５は送信した誤り測定信号ａの各ビッ
トデータと受信信号すの各ビットデータとを比較して一
致するか否かを調べる。

次に、この試験装置５でもって、信号が伝送回線１を往
復するのに要する時間で示される遅延量を測定する手順
を説明する。

まず、試験装置５は、第９図に示すように、送信クロッ
ク信号Ｃに同期して、時刻１．から［１］のビットが連
続する遅延量測定信号ｄを伝送回線１へ送出する。そし
て、伝送回線１を往復した遅延量測定信号ｄを試験装置
５で受信して、その受信信号ｅにおける［１］のビ・ン
トが開始する時刻ｔ１を検出する。そして、送信時刻ｔ
ｏと受信時刻ｔ、との時間差を例えばカウンタ等で測定
して遅延時間ΔＴとしていた。したがって、１台の試験
装置で誤り測定と遅延量測定が可能となる。

［発明が解決しようとする課題］ しかしながら第８図および第９図に示す手順で誤り測定
および遅延量測定を行う試験装置においてもまだ解消す
べき次のような問題があった。

すなわち、第９図に示すように、遅延量を測定するため
に用いる遅延量測定信号ｄは受信信号ｅの受信開始時間
ｔ、を特定する必要があるので、第８図に示す擬似ラン
ダム信号で形成された誤り測定信号ａを用いることがで
きない。すなわち、［１］、　　［０１のビットがラン
ダムに発生すると、受信時刻を特定できない。

その結果、誤り測定信号ａと遅延量測定信号ｄとはそれ
ぞれ専用のビットパターン列となるので、誤り７Ｉｌｌ
ｊ定と遅延量測定とはそれぞれ独立して実施する必要が
ある。したがって、試験に要する時間が増大する。また
、操作もその都度、誤り測定と遅延量測定とを切換える
必要があり、非常に繁雑である。特に測定回線のチャン
ネル数が増加すると、測定に要する時間と手間が大幅に
増加する。

本発明はこのような事情に鑑みてなされたものであり、
擬似ランダム信号からなる誤り測定信号に含まれる特定
ビットバークン列を送信信号と受信信号の送受信タイミ
ングとして用いることによって、誤り測定信号のみで誤
り測定と遅延量測定とを同時に実行でき、別途遅延量測
定信号を用いたＡｐｌ定を実行する必要がなく、誤り測
定と遅延量測定とを同時にＤ１定でき、測定作業性の向
上およびｔｐｊ定作業能率の大幅向上を図ることができ
る試験装置を提供することを目的とする。

［課題を解決するだめの手段］ 上記課題を解消するために本発明は、Ｎ個のシフトレジ
スタを用いて（２Ｎ−１）ビット周期の擬似ランダム信
号を出力する擬似ランダム信号発主回路と、この擬似ラ
ンダム信号発生回路から出力された擬似ランダム信号を
誤り測定信号として被試験伝送回線へ送出する信号送信
回路と、被試験伝送回線を往復した誤り測定信号を受信
する信号受信回路と、この信号受信回路にて受信された
誤り測定信号に含まれる擬似ランダム信号の各ビットデ
ータが擬似ランダム信号発生回路から出力された擬似ラ
ンダム信号の各ビットデータに一致するか否かを調べる
誤り検出回路とを備えた試験装置において、 擬似ランダム信号発生回路から出力される擬似ランダム
信号内の予め指定された特定のビットパターン列を検出
して送信タイミング信号を出力する送信側特定パータン
列検出回路と、信号受信回路から出力された擬似ランダ
ム信号に含まれる特定のビットパータン列と同一のビッ
トパターン列を検出して受信タイミング信号を出力する
受信側特定パターン列検出回路と、この各特定パターン
列検出回路から出力される各タイミング信号相互間の時
間差を検出して被試験伝送回線を伝送する信号の遅延量
として出力する遅延量検出回路とを備えたものである。

［作用］ 一般に伝送回線のビット誤りをｎ＋定するための誤り測
定信号のビットパータンはランダムに変化するビット列
であることが望ましい。完全なランダム信号は簡単に実
現できないので、一般に擬似ランダム信号を用いる。こ
の擬似ランダム信号を出力する擬似ランダム信号発生回
路は、Ｎ個のシフトレジスタと１個の排他的論理和ゲー
トとて構成されており、（２Ｎ−１）ビット周期の擬似
ランダム信号を出力する。すなわち、この擬似ランダム
信号発生回路から出力される擬似ランダム信号のビット
パターンは（２Ｎ−１）ビット周期で繰り返す。そして
、（２Ｎ−１）ビットのうちの任意の連続したＮ個以上
のビットパターン列を特定すると、このビットパターン
列は、この（２Ｎ−１）ビットで構成される擬似ランダ
ム信号のなかに１個しか存在しない。したがって、この
特定のビットパターン列を特定パターン列検出回路で検
出すると、その検出タイミングで擬似ランダム信号から
なる誤り測定信号の送信タイミングおよび受信タイミン
グを特定できる。よって、このタイミング検出信号相互
間の時間差を測定すれば、被試験伝送回路の遅延量が測
定可能となる。

なお、誤り測定信号として擬似ランダム信号を用いてい
るので、従来手法と同様の手順で誤り測定が可能である
。すなわち、誤り測定と遅延量測定とを同時に実施可能
となる。

［実施例］ 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の試験装置の概略構成を示すブロック図
である。この試験装置１１内において、擬似ランダム信
号発生回路１２から出力された擬似ランダム信号ｆは送
信側特定パターン検出回路１４および信号送信回路１３
へ入力される。信号送信回路１３は入力された擬似ラン
ダム信号ｆに例えば送信先アドレス等を含むヘッダーを
加えて誤りＩＩ定信号ｇとして試験対象である伝送回線
１１へ送出する。伝送回線１５は、第７図に示した伝送
回線１と同様に、伝送装置２ａ、２ｂ、伝送路３ａ、３
ｂ％中継器４ａ、４ｂ、４ｃ等で構成されており、終端
の伝送装置２ｂは今回の試験を実施するために故意に短
絡されている。

伝送回線１５内へ入力された誤り測定信号ｇは第７図と
同様にこの伝送回線１５内を往復して、再度試験装置１
１へ入力して信号受信回路１６へ入力される。信号受信
回路１６は伝送回線１５から受信した誤り測定信号ｇか
らヘッダーを除いて擬似ランダム信号ｉのみを取出して
誤り検出回路１７および受信側特定パターン列検出回路
１８へ送出する。

誤り検出回路１７は比較パターン発生回路１７ａと比較
回路１７ｂとで構成されている。比較パターン発生回路
１７ｂ内には前記擬似ランダム信号発生回路１２と同一
構成の擬似ランダム信号発生回路および同期回路が組込
まれている。したがって、比較パターン発生回路１７ａ
は擬似ランダム信号発生回路１２から出力される同一ビ
ットパターンを有する擬似ランダム信号ｊを出力する。

比較回路１７は信号受信回路１６から出力された擬似ラ
ンダム信号ｌのビットパーンの各ビットデータと比較パ
ータン発生回路１７ａから出力される擬似ランダム信号
ｊのビットバーンの各ビットデータとを比較して一致す
るか否かを調べる。

不一致の場合は誤り検出信号をエラー表示器１９へ送出
して誤り発生表示する。

なお、実際には、信号受信回路１６から出力される擬似
ランダム信号ｉは比較パターン発生回路１７ａ内の擬似
ランダム信号発生回路から出力される擬似ランダム信号
と同期しないので、前述した同期回路でもって同期制御
している。

前記送信側特定パターン列検出回路１４および受信側特
定パターン列検出回路１８は同一構成を有し、各特定パ
ータン列検出回路１４．１８からそれぞれ出力される送
信タイミング信号におよび受信タイミング信号ｇは遅延
量検出回路２０へ入力される。遅延量検出回路２０は各
タイミング信号に、Ω相互間の時間差ΔＴを測定して前
記伝送回線１５を伝送する信号の遅延ｆｆ１ｍとして次
の遅延量表示器２１へ送出して表示する。

前記擬似ランダム信号発生回路１２は第２図に示すよう
に、直列接続された４個のシフトレジスタ１２ａ、１２
ｂ、１２ｃ、１２ｄと１個の排他的論理和ゲート１２ｅ
とで構成されており、最終段のシフトレジスタ１２ｄの
出力と第１段のシフトレジスタ１２ａの出力との排他的
論理和信号が同じく第１段のシフトレジスタ１２ａの入
力端子に印加される。前述したように、一般にＮ個のシ
フトレジスタと１個の排他的論理和ゲートとで構成され
た回路は（２Ｎ−１）ビット周期の擬似ランダム信号を
出力する。すなわち、このＮ−４の擬似ランダム信号発
生回路１２は第４図に示すように外部から入力される送
信クロック信号ＣＬＫに同期して（２’−１）−１５の
ビット周期を有する擬似ランダム信号ｆを出力する。

送信側特定パターン列検出回路１４は第３図に示すよう
に、４段構成のシフトレジスタ１４ａと４入力端子を有
するアンドゲート１４ｂとで構成されている。そして、
アンドゲート１４ｂにはシフトレジスタ１４ａの各レジ
スタＲ，，Ｒ２゜Ｒ３，Ｒ４の各値が入力される。そし
て、シフトレジスタ１４ａは前記送信クロック信号ＣＬ
Ｋに同期して擬似ランダム信号ｆの各ビットデータを取
込む。

このような構成の送信側特定パターン列検出回路１４に
第４図に示す１５ビツト周期を有する擬似ランダム信号
ｆが入力されると、［１］が４つ連続したビットパター
ン列［１１１１］が各レジスタＲＩ、Ｒ２、Ｒ３、Ｒ４
に格納されたタイミングでアンドゲート１４ｂが成立す
る。前述したように、［１１１１１からなる連続した４
　（−Ｎ）個のビットパターン列は、１５ビツトで構成
された擬似ランダム信号ｆのなかに１個しか存在しない
ので、実施例においては、この［１１１１］のビットパ
ークン列を特定ビットパターン列と定義している。した
がって、この特定ビットパークン列が検出されたタイミ
ングでアンドゲート１４ｂから１ビット幅を有したハイ
（Ｈ）レベルの送信タイミング信号ｋが出力される。

前記受信側特定パターン検出回路１８も送信側特定パタ
ーン検出回路１４と同一動作を行い、信号受信回路１６
から出力される擬似ランダム信号ｉ内に［＋１１１］の
特定ビットパターン列を検出したタイミングで受信タイ
ミング信号ｇを出力する。

前記遅延量検出回路２０は第５図に示すように構成され
ている。前記各特定パターン列検出回路１４．１８から
出力された送信タイミング信号ｋ。

受信タイミング信号ｐは例えばＲ−Ｓフリップフロップ
で構成されたセット／リセット回路２０ａへ人力される
。このセット／リセット回路２０は動作制御端子に印加
されているイネーブル信号がハイ（Ｈ）レベル期間にお
いて、送信タイミング信号に入力に同期してハイ（Ｈ）
レベルへ立上がり、受信タイミング信号９人力に同期し
てロー（Ｌ）レベルへ立下がる信号ｎを出力する。セッ
ト／リセット回路２０ａの出力信号ｎはアントゲート２
０ｂの一端に入力される。アンドゲート２０ｂの他端に
は発振回路２０ｃから例えば１、ＭＨｚ（周期１μｓ）
のクロック信号０が入力されている。アンドゲート２０
ｂの出力信号ｐはカウンタ２０ｄへ入力される。すなわ
ち、カウンタ２０ｄはセット／リセット回路２０ａの出
力信号ｎがＨレベル期間だけ発振回路２０ｃから出力さ
れるクロック信号０のクロック数を送信タイミング信号
にと受信タイミング信号ｇとの間の時間差ΔＴとして計
数する。そして、この時間差ΔＴを遅延量ｍとして出力
する。

このように構成された試験装置１１における遅延ｇｋ測
測定動作を第６図のタイムチャートを用いて説明する。

第１図の試験装置１１を起動すると、擬似ランダム信号
発生回路１２から送信クロック信号ＣＬＫに同期して１
５ビット周期Ｔｏを有する擬似ランダム信号ｆが出力さ
れる。この擬似ランダム信号ｆは前述したように信号送
信回路１３でヘッダーが付されて誤り測定信号ｇとして
伝送回線１５内へ送出される。誤り測定信号ｇは伝送回
線１５内を往復する間に遅延される。遅延された誤り測
定信号りは試験装置１１内へ人力され、信号受信回路１
６にてヘッダ一部が除去されて擬似ランダム信号ｉに戻
されて受信側特定パターン検出回路１８へ入力される。

そして、送信側特定パターン列検出回路１４か時刻ｔ２
で送信の擬似ランダム信号ｆの［１１１１］の特定ビッ
トパターン列を検出すると送信タイミング信号ｋが出力
される。その後、受信側特定パターン列検出回路１８が
時刻ｔ、で受信した擬似ランダム信号ｉの［ｉ　ｌ　ｌ
　１　］の特定ビットパターン列を検出すると受信タイ
ミング信号ρか出力される。

その結果、時刻ｔ２から時刻ｔ３までの期間だけ遅延量
検出回路２０のアンドゲート２０ｂから１μｓのクロッ
ク信号０がカウンタ２０ｄへ入力する。よって、カウン
タ２０ｄは時刻ｔ２から時刻ｔ３までの時間差ΔＴを遅
延ｆｆ１ｍとして遅延量表示器２１へ送出する。遅延量
表示器２１はその遅延ｆｆ１ｍを表示する。

このような構成の試験装置であれば、擬似ランダム信号
ｆを組込んだ誤り測定信号ｇを本来の誤り測定の他に遅
延量測定にもそのまま使用することが可能となる。よっ
て、誤り測定と遅延量測定とを別々に測定していた従来
の試験装置に比較して試験能率を大幅に向上できる。ま
た、操作者にとっても、誤り試験を実行すると自動的に
遅延量１ｇ１１１定が実施されるので、装置全体の操作
性を大幅に向上できる。

なお、測定対象としての伝送回線１５を誤り試験信号ｇ
が往復するに要する時間で示される遅延量は、伝送回線
１５に含まれる伝送路の長さや中継器の数によって変化
する。したがって、伝送回線１５の伝送路が長かったり
、中継器数が多い場合には、ＤＩ定された遅延量が擬似
ランダム信号ｆのビット周期（２Ｎ−１）より大きくな
る場合が想定される。このような場合は、擬似ランダム
信号発生回路１２に組込まれるシフトレジスタの数（Ｎ
）を大きくすることによって、擬似ランダム信号ｆのビ
ット周期（２Ｎ−１）を大きく設定すればよい。

なお、伝送回線１５を測定する際には、伝送路を経由し
ないで、中継器、端局装置、多重化装置笠の装置単体を
７１Ｐｊ定するものも含む。

また、遅延量としての時間差ΔＴの測定精度は送信クロ
ック信号ＣＬＫのクロック周期で定まるが、全体の遅延
量に対してはほとんど無視できる値である。

さらに、実施例装置においては、イネーブル信号をＨレ
ベルに設定している限りにおいては、遅延量表示器２１
には擬似ランダム信号のビット周期（２Ｎ−１）毎に遅
延量が表示される。しかし、連続して遅延量を表示する
と読取ることが困難な場合は、１ビット周期（２Ｎ−１
）が経過すると、イネーブル信号を元のＬレベルに戻せ
ばよい。

また、遅延ｍｍをその都度遅延量表示器２１に表示する
代りに、別途遅延量メモリを設けて、ビット周期（２Ｎ
−１）毎に得られる遅延量をこの遅延量メモリに時系列
的に記憶してもよい。また、誤り検出回路１７にて得ら
れる誤り検出情報も誤り検出メモリに累積記憶するよう
にしてもよい。

また、一般の誤り試験装置には、送信する擬似ランダム
信号と受信した擬似ランダム信号の１周期分のドツトパ
ターンを観測するための同期信号を持っている。そして
、この同期信号を作成する過程で、前記各特定パターン
列検出回路と同様な同期信号検出回路を用いている場合
には、その同期信号を用いれば、特別に各特定パータン
列検出回路１４．１８を設ける必要がない。

［発明の効果］ 以上説明したように本発明の試験装置によれば、擬似ラ
ンダム信号からなる誤り測定信号に含まれる特定ビット
パターン列を検出してこの特定ビットパターン列の各検
出タイミングを送信信号と受信信号の送受信タイミング
として用いている。したがって。誤り測定信号のみで誤
り測定と遅延量測定とを同時に実行でき、別途遅延量測
定信号を用いた測定を実行する必要がなく、誤り測定と
遅延量測定とを同時に測定でき、測定作業性の向上およ
び測定作業能率の大幅向上を図ることができる

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例に係わる試験装置
を示すものであり、第１図は全体の概略構成を示すブロ
ック図、第２図は擬似ランダム信号発生回路を示すブロ
ック図、第３図は送信側特定パターン列検出回路を示す
ブロック図、第４図は擬似ランダム信号のビットパター
ン図、第５図は遅延量検出回路を示すブロック図、第６
図は動作を示す流れ図であり、第７図は一般的な試験装
置と伝送回線との接続関係を示す図、第８図は同従来装
置における誤り測定を示す図、第９図は従来装置におけ
る遅延量測定を示す図である。 １１・・・試験装置、１２・・・擬似ランダム信号発生
回路、１３・・・信号送信回路、１４・・・送信側特定
パターン列検出回路、１５・・・伝送回路、１６・・・
信号受信回路、］７・・・誤り検出回路、１８・・・受
信側特定パターン列検出回路、１９・・・エラー表示器
、２０・・・遅延量検出回路、２１・・・遅延量表示器
。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 　Ｎ個のシフトレジスタを用いて（２＾Ｎ−１）ビット
   周期の擬似ランダム信号を出力する擬似ランダム信号発
   生回路（１２）と、この擬似ランダム信号発生回路から
   出力された擬似ランダム信号を誤り測定信号として被試
   験伝送回線（１５）へ送出する信号送信回路（１３）と
   、前記被試験伝送回線を往復した前記誤り測定信号を受
   信する信号受信回路（１６）と、この信号受信回路にて
   受信された誤り測定信号に含まれる擬似ランダム信号の
   各ビットデータが前記擬似ランダム信号発生回路から出
   力された擬似ランダム信号の各ビットデータに一致する
   か否かを調べる誤り検出回路（１７）とを備えた試験装
   置において、 前記擬似ランダム信号発生回路から出力される擬似ラン
   ダム信号内の予め指定された特定のビットパターン列を
   検出して送信タイミング信号を出力する送信側特定パー
   タン列検出回路（１４）と、前記信号受信回路から出力
   された擬似ランダム信号に含まれる前記特定のビットパ
   ータン列と同一のビットパターン列を検出して受信タイ
   ミング信号を出力する受信側特定パターン列検出回路（
   １８）と、この各特定パターン列検出回路から出力され
   る各タイミング信号相互間の時間差を検出して前記被試
   験伝送回線を伝送する信号の遅延量として出力する遅延
   量検出回路（２０）とを備えた試験装置。