DE3047239A1

DE3047239A1 - Verfahren und schaltungsanordnung zum messen der guete digitaler uebertragungsstrecken und -einrichtungen

Info

Publication number: DE3047239A1
Application number: DE19803047239
Authority: DE
Inventors: Eberhard Prof. Dr.-Ing. 7412 Eningen Schuon
Original assignee: Wandel and Golterman GmbH and Co
Current assignee: Wandel and Golterman GmbH and Co
Priority date: 1980-12-16
Filing date: 1980-12-16
Publication date: 1982-06-16
Also published as: GB2089517A; US4428076A; GB2089517B; DE3047239C2

Description

Verfahren und Schaltungsanordnung zum Messen der Güte digitaler Obertragungsstrecken und -einrichtungen

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Messen der Güte (=relative Fehlerfreiheit) der übertragung von Daten- bzw. PCM-Signalen auf einer digitalen Übertragungsstrecke und bzw. oder -einrichtung (Prüfling), bei dem ein auf den Eingang des Prüflings gegebenes Mustersignal M₉ insbesondere eine Quasizufallsfolge maximaler Länge, mit einem am Ausgang des Prüflings auftretenden, gleichartigen Ausgangssignal A Bit für Bit verglichen wird und die bei Auftreten negativen Vergleichsergebnisse erzeugten Fehlerimpulse F gezählt werden.

Bei der digitalen Signalübertragung wird die übertragungsgüte durch die Fehlerhäufigkeit bestimmt. Eine Fehlerzählung oder die Messung der Fehlerhäufigkeit gibt einen ersten Anhalt über die zu erwartende übertragungsgüte. Dabei werden alle einlaufenden Fehler gezählt, unabhängig ob sie statistisch nicht gebunden oder in Büschel auftreten. (Als Büschel können auch die sog. Folgefehler in der PCM-übertragung gelten, die bei der Decodierung des Leitungscodes in der Folge eines wirklichen Fehlers entstehen.) Es gilt:

Gesamtzahl der ausgewerteten Bits N absolute Fehlerzahl (Bitfehler) n_gi-_t Bitfehlerhäufigkeit P_ßit = n_ßit/N

Da die Datensignale größtenteils in Blöcken übertragen werden, die durch zusätzlich übertragene Zeichen auf Fehlerfreiheit kontrolliert werden können und die bei fehlerhafter übertragung wiederholt v/erden, hat ein einzelner Fehler das gleiche Gewicht wie ein ganzes Fehlerbüschel. Sofern also die Fehler sowohl einzeln als auch in Büschel auftreten, gibt die absolute Fehlerzahl bzw. die Bitfehlerhäufigkeit

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ein zu schlechtes Bild der Qualität.

Bekannt ist die Messung und die Angabe der Blockfehlerzahl öder der Blockfehlerhäufigkeit unter Zugrundelegung der absoluten Fehlerzahl, wobei aber die Länge eines Blockes vorgegeben sein oder aber die Blockfehlerhäufigkeit versuchsweise mit verschieden langen Blöcken gemessen werden muß. Hierfür gilt:

Blocklänge · " L

Gesamtzahl der übertragenen Blöcke N/L
Blockfehlerzahl n_r

Block

L Blockfehlerhäufigkeit ^PBlock ^{= n}Bit ' "TT

oder, wenn P_ß1 · L« 1 ^PBlock^^PBit

Der Erfindung liegt die Aufgabe zugrunde, ein Meßverfahren sowie eine für dessen Durchführung geeignete Schaltungsanordnung anzugeben, die ein besseres Bild der Fehlerstruktur ergeben.

Die Erfindung löst diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 abgegebenen Maßnahmen. Auf diese Weise kann die Anzahl η der "Einzel fehl er" erfaßt werden. Einzelfehler sind hier diejenigen Fehler, die eine Blockwiederholung bedingen, also nicht diejenigen Bitfehler, die auf den ersten Bitfehler eines Fehlerbüschels in diesem folgen. Damit kann eine ganze Anzahl weiterer für die Beurteilung der Fehlerstruktur aussagekräftiger Begriffe definiert werden. Es gilt

Anzanl der Einzel fehl er Anzahl der Büschel Einzel fehl erhäufigkeit Büschel fehl erhäufigkeit

	ⁿo
P =	"Büschel ⁿo TT
^PBUschel ⁼	"Büschel '
N

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A 2,44

absoluter Büschel anteil

^babs ^{= n}Bit " ⁿo ⁺ "Büschel

relativer Büschel anteil

VeI

("Bit "ⁿo ⁺ "Büschel "Bit

mittlerer Büschel inhalt

"Büschel

Büschel ^Büschel

mittlerer Abstand zwischen zwei Einzel fehlern

d -JL-i

ⁿo ^Po

mittlerer Abstand zwi- d_D.. . ,

Dusche ι =

sehen zwei Büscheln

"Büschel

^PBüschel

Bei gegebener übertragungsgeschwindigkeit ν (in Bit/sec) kann schließlich noch die zu erwartende Zahl der fehlerfreien Sekunden (EFS) bzw. der fehlerbehafteten Sekunden angegeben werden. Im Mittel entsehen in einem Zeitabschnitt von 1 Sekunde Dauer näherungsweise P ·ν Fehler. (Ein Büschel wird nur als 1 Fehler gezählt. Die Näherung gilt, solange P -v «1 ist). Umgekehrt vergeben l/P -v Sekunden bzw. Zeitabschnitte von jeweils 1 see. Dauer, bis

1
1 Fehler auftritt. Somit hat man ( -r- 1) fehlerfreie Abschnitte, oder,

bezogen auf sämtliche 1/vP Abschnitte,

eine relative Fehlerfreiheit bzw. eine fehlerfrei Zeit

(in %) von EFS = 100-

• ν

- 1)

100

^Po'^v

ORIGINAL INSPECTED

Die Erfindung ist in der Zeichnung anhand zweier Ausführungsbeispiele schematisch dargestellt. Hierbei zeigt

Fig. 1 ein Diagramm des zeitlichen Verlaufs von Fehlerimpulsen und Einzel impulsen

Fig. 2 ein Blockschaltbild eines ersten Ausführungsbeispiels Fig. 3 ein Blockschaltbild eines zweiten Ausführungsbeispiels

Fig.. 4 ein Diagramm verschiedener in der Anordnung gemäß Figur 3 auftretender Signalverlaufe.

In dem in Figur 1 dargestellten Diagramm ist auf der oberen Zeitachse das Auftreten von bitfehl erbedingten Fehlerimpulsen F und die Lage von Blöcken dargestellt. In den Blöcken 1,3 und 10 treten einzelstehende Bitfehler auf, während im Block 7 ein Fehlerbüschel mit vier Bitfehlern und auf der Grenze zwischen den Blöcken 11 und 12 ein Fehlerbüschel mit drei Bitfehlern auftritt. Die Darstellung erscheint insoweit verzerrt, als die Bitfehlerhäufigkeit wesentlich größer dargestellt ist als sie in der Praxis auftritt. (Werte von P < 10~⁶ wären normal). Auf der unteren Zeitachse sind die von der Erfindung erfaßten "Einzel fehl er" dargestellt. Fehlerbüschel erscheinen dort also wie ein einzelner Fehler.

Bei dem in Figur 2 dargestellten ersten Ausführungsbeispiel liegt am ersten Eingang einer Bitvergleichseinrichtung 1 das Ausgangssignal A eines Prüflings 2 und am zweiten Eingang das Mustersignal M einer eine Quasizufallsfolge maximaler Länge erzeugenden Testsignalquelle 3,· die vom Ausgangssignal A synchronisiert ist. Der Eingang des Prüflings 2 wird von einem dasselbe Mustersignal M erzeugenden Testsignal generator 3' gespeist. Die Bitvergleichseinrichtung 1 liefert bei Auftreten jedes negativen Vergleichsergebnisses zwischen den Signalen A und M einen Fehlerimpuls F. Die Fehlerimpulse F werden einer Zähleinrichtung 4 über einen steuerbaren Unterbrecherschalter 5 zugeführt, deren Ruhekontakt von einem retriggerbaren Monoflop 6 während dessen Standzeit f. geöffnet wird. Das

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„ jo

Monoflop 6 ist eingangsseitig mit dem Ausgang der Bitvergleichseinrichtung 1 Über ein Verzögerungsglied 7 verbunden, das die Fehlerimpulse F um die.Zeit£„ verzögert, welche der Signallaufzeit vom Ausgang der Bitvergleichseinrichtung 1 bis zum Eingang der Zähleinrichtung 4 entspricht. Die Standzeit£. des Monoflop 6 ist auf die für die Zugehörigkeit von Fehlerimpulsen zu einem Fehlerbüschel charakteristische Zeitspanne der maximalen Anzahl innerhalb eines Fehlerbüschels auftretender fehlerimpulsfreier Signalbits eingestellt.

Auf diese Weise gelangt von den Bitfehlern eines Fehlerbüschels jeweils nur der erste Bitfehler zur Zählung an die Zähleinrichtung 4, die daher die "Einzel fehl er" zählt. Ein Taktausgang des Testsignal generators 3 ist mit einem Zähler 8 verbunden, der daher die Gesamtzahl N der ausgewerteten Bits zählt: Die Inhalte der Zähler 4 und 8 werden in einer Auswerteeinrichtung 9 ins Verhältnis (jj²·) gesetzt und dieses als Einzel fehl erhäufigkeit P_Q in einer Anzeigevorrichtung 10 ausgegeben.

Eine Abwandlung des ersten Ausführungsbeispiels ergibt sich in der in Figur 2 strichpunktiert dargestellten Weise. Dabei ist das Mustersignal M des sendeseitigen Testsignal generators 3¹ dem zweiten Eingang der Bitvergleichseinrichtung 1 sowie einem Taktregenerator 11 zugeführt. Dafür entfällt dort der empfangsseitige Testsignal generator 3.

Bei dem in Figur 3 dargestellten zweiten Ausführungsbeispiel liegt das Ausgangssignal A des Prüflings 2 am ersten Eingang der Bitvergleichseinrichtung 1 und am Eingang eines Taktregenerators II¹, dessen Ausgang das Taktsignal T führt und mit demClock-Eingang eines setzbaren asynchronen Rückwärtszählers 6', dem Triggereingang eines D-Flipflops 5', dem Synchronisationseingang der empfangsseitigen Testsignal generators 3' und dem Eingang eines die Gesamtzahl N der ausgewerteten Bits erfassenden Zählers 12 verbunden ist. Der Ausgang der Bitvergleichseinrichtung 1 liegt am Eingang eines die absolute Fehlerzahl n_ß._t erfassenden Zählers 13 und an den ersten Eingängen einer Anzahl von Und-Schaltungen 14_, deren zweite

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Eingänge an einer digitalen Handeinstellvorrichtung 15 liegen, an der die maximale Anzahl m bitfehlerfreier Signalbits eines Fehlerbüschels einstellbar ist. Die Ausgänge der Und-Schaltungen 2£ sind mit Setzeingängen des Rückwärtszählers 6¹ verbunden. Die Parallelausgänge· des Rückwärtszählers 6' liegen an einer Oder-Schaltung 16, deren Ausgang mit dem D-Eingang des D-Flipflops 5¹ verbunden ist. Der Q-Ausgang des D-Flipflops 5¹ liegt am Eingang eines die Anzahl n_Q der Einzel fehl er erfassenden Zählers 4' und am D-Eingang eines zweiten D-Flipflop 17, dessen Triggereingang am Ausgang der Bitvergleichseinrichtung 1 liegt. Der Q-Ausgang des D-Flip-Flops 17 ist mit dem Eingang eines die Büschelanzahl Hn-- · u-i erfassenden Zählers 18 verbunden, und der Rückstelleingang R des D-Flipflops 17 liegt am 0~Ausgang des D-Flipflops 5¹, mit dem auch ein Sperreingang 8 des Rückwärtszählers 6' verbunden ist. Die Inhalte der Zähler 4¹, 12, 13 und 18 können in einen Rechner 19 übernommen werden, der daraus die interessierenden Werte P ermittelt.

Die in Figur 3 dargestellte Anordnung arbeitet in der aus dem in Figur dargestellten Diagramm ersichtlichen Weise. Dabei ist angenommen, daß ein Fehlerbüschel durch das Auftreten von maximal m=4 bitfehlerfreien Signalbits (=4-Bit-Lücke zwischen zwei Fehlerimpulsen F) gekennzeichnet, die digitale Handeinstenvorrichtung (15 in Figur 3) also entsprechend eingestellt ist.

ORiGINALlNSPECTED

Claims

1. Verfahren zum Messen der Güte (=relative Fehlerfreiheit) der übertragung von Daten- bzw. PCM-Signalen auf einer digitalen Obertragungsstrecke und bzw. oder -einrichtung (Prüfling), bei dem ein auf den Eingang des Prüflings gegebenes Mustersignal M, insbesondere eine Quasizufallsfolge maximaler Länge, mit einem am Ausgang des Prüflings auftretenden gleichartigen Ausgangssignal A Bit für Bit verglichen wird und die bei Auftreten negativer Vergleichsergebnisse erzeugten Fehlerimpulse F gezählt werden, dadurch gekennzeichnet, daß während einer nach Jedem Fehlerimpuls F jeweils neu beginnenden Zeitspanne, in der eine die Zugehörigkeit eines Fehlerimpulses F zu einem vorangegangenen Fehlerbüschel kennzeichnende maximale Anzahl m von fehlerimpulsfreien Signal bits auftritt, das Zählen weiterer Fehl erimpulse F unterbrochen wird und das Zähl ergebnis auf die Anzahl N der insgesamt in der Meßzeit eingelaufenen Bits bezogen wird.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einer Bitvergleichseinrichtung (1), an deren einem Eingang das Ausgangssignal A des Prüflings (2) und derem anderen Eingang das Mustersignal M einer örtlichen Testsignal quelle (3) oder einer den Prüfling (2) speisenden Testsignal quelle (3¹) liegt, dadurch gekennzeichnet, daß die bei Bitungleichheit auftretenden n_ßit Fehlerimpulse. F der Bitvergleichseinrichtung (1) einer Zähl-

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einrichtung (4) über einen Unterbrecherschalter (5) zugeführt sind, der nur die η Fehlerimpulse F durchläßt, wenn sie nach einer nach jedem der n„-_t Fehlerimpulse F jeweils neu beginnenden, durch ein Zeitglied (6) bestimmten Zeitspanne ( £,) erscheinen, in der eine die Zugehörigkeit eines folgenden Fehlerimpulses zu einem vorangegangenen Fehlerblischel kennzeichnende maximale Anzahl (m) fehlerimpulsfreier Signal bits auftritt, und daß der Inhalt (n ) der Zähleinrichtung (4) mit Hilfe einer Bewertungseinrichtung ', auf die Anzahl N der während der Meßzeit im Mustersignal aufgetretenen Bits bezogen wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Unterbrecherschalter ein elektronisch steuerbarer Schalter (5) und das Zeitglied ein von den Fehlerimpulsen F retriggerbares Monoflop (6) ist, dessen Standzeit ( £·,) der Dauer der maximalen Lücke zwischen zwei Fehlersignalen eines Büschels entspricht und das in seiner Arbeitsstellung den Schalter (5) betätigt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß dem Triggerausgang des Monoflops (6) ein Verzögerungsglied (7) vorgeschaltet ist, dessen Verzögerungszeit (2T₂) der Laufzeit der Fehlerimpulse F zwischen dem Ausgang der Bitvergleichseinrichtung (1) und dem Eingang der Zähleinrichtung (4) entspricht.

5. Schaltungsanordnung nach Anspruch 2,da. durch ge.kennzeichnet, daß der Unterbrecherschalter ein von einem aus dem

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Ausgangssignal A oder dem Mustersignal M abgeleiteten Taktsignal T getaktetes D-Flip-Flop (5') und das Zeitglied ein ebenso getakteter, auf eine der Dauer(i. J der maximalen Lücke zwischen zwei Fehlerimpulsen eines Büschels entsprechende Bitzahl (m) setzbarer Rückwärtszähler (6¹) mit einer an seinen Parallelausgängen liegenden, ausgangsseitig mit dem Eingang des Rückwärtszählers (6') verbundenen Oder-Schaltung (16) ist.

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