DE10147298A1 - Verfahren und Vorrichtung für Hochgeschwindigkeits-IC-Testschnittstelle - Google Patents

Abstract

Vorrichtung zum Testen einer integrierten Schaltung umfasst eine Datenquelle, die an die zu testende integrierte Schaltung zur Lieferung von Testsignalen gekoppelt ist; eine Vielzahl von Relais, die die zu testende integrierte Schaltung wahlweise mit der Vorrichtung koppeln; eine Vielzahl von Auffächerungselementen, die angekoppelt sind, um Datenpulse von dem Relais zu erhalten und die Datenpulse an eine Vielzahl von Latchschaltungen zu verteilen; und ein Tastelement, welches jeder der Latchschaltungen zugeordnet ist, um dadurch jede Latchschaltung aufzusteuern, um die Datenpulse von einem Eingangsport zu einem Ausgangsport jeder Latchschaltung zu übertragen. Ein Verfahren zum Kalibrieren einer integrierten Schaltung umfasst das Anlegen von Signalen an die integrierte Schaltung; das Auffächern von Datenpulsen, die von einem Ausgangsport der zu testenden, integrierten Schaltung empfangen werden; das Verteilen der Datenpulse auf jeweils eine Vielzahl von Latchschaltungen und das Kalibrieren einer Zeit, an der jede einzelne der Vielzahl der Latchschaltungen aufgesteuert wird.

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Testen von Hochge­ schwindigkeits-Kommunikationsvorrichtungen auf einer automatischen Testausrüstung (Au­ tomatic Test Equipment ATE).

Die Aufgabe, elektronische Schaltungsschnittstellen hoher Geschwindigkeit zu testen, war für mehrere Jahre vorhanden. In den meisten Fällen waren die Datenraten in der Vergan­ genheit das Zehnfache der Standardrate von zur Verfügung stehender ATE-Ausrüstung. Eini­ ge Versuchsansätze haben das Multiplexen verwendet, um Hochgeschwindigkeits- Datenquellen für unter Test befindliche Vorrichtungen (Devices Under Test DUT) zu liefern, die typischerweise eine Dateneingabe bei hohen Datenraten oder Datengeschwindigkeiten empfangen. Siehe Beispielsweise "Multiplexing Test System Channels for data rates Above 1 Gbps" von David Keezer, Univercity of South Florida, 1990 International Test Conference, Dokument 18.3.

Andere Lösungen für die Handhabung der Daten, die früher ins Auge gefasst wurden, sind auf SONET und Datacom ICs zugeschnitten, beispielsweise auf die, die in der Ausarbei­ tung "Frequenzy enhancement of digital VLSI Systems", von Leslie Ackner & Mark Barber- AT & T Beil Labs, Allentown PA, 1990 International Test Conference, Dokument 22.1 vorge­ legt wurden. An dem DUT-Ausgang, wo DUT-Ausgangssignale getestet und mit voraussicht­ lichen Werten verglichen werden, wird die Verwendung einer eingangsseitigen (front end) Latchschaltung hoher Bandbreite eingeführt. Diese Latchschaltung erfasst die hohen DUT Datenraten durch Testen in mehreren Durchgängen. Das Testen in mehreren Durchgängen umfasst das Senden eines speziellen Hochfrequenzbitstroms durch die Testschaltung mehrere Male und das erfassen von jedem aufeinanderfolgenden Bit während jedem "Durchlauf" oder jeder einzelnen Zeit, während der der gesamte Bit-Strom durch die Schaltung läuft. In Kommunikationsvorrichtungen und Anwendungen für Hochgeschwindigkeits- Netzwerkvorrichtungen, die Seriellwandler und Deseriellwandler genannt werden (serializer and deserializer SERDES), kann zu wenig häufige Messwertnahme in dem Sinne nachteilig sein, dass sie Testfehler überdeckt. Ein hauptsächlicher Test wird Bit-Fehlerratentest genannt (Bit Error Rate Test BERT), und er bezieht sich auf die Zahl der Bits, die durch den Kommu­ nikationskanal fehlerhaft übertragen werden. Die BERT-Zahl wird in Teile pro Million (Parts Per Million PPM) gemessen. Diese Zahl bezieht sich auf einen Bitfehler bei 10²⁰ übertragenen Bits. Die zu wenig häufige Testwertnahme kann möglicherweise solche Fehler überdecken, wenn sie außerhalb des Testfensters auftreten. Eine andere Technik geht das Problem von einem Standpunkt des Designs für die Testbarkeit aus.

Andere alternative Lösungsansätze wurden angewendet, um die DUTs zu testen. Ein Lösungsansatz wird beispielsweise gewöhnlich als "Rückführungsschleifen"-Technik be­ zeichnet. Dieses Verfahren ist für SERDES Anwendungsfälle anwendbar. In einigen elektro­ nischen Vorrichtungen ist eine Schaltung auf dem Chip vorgesehen, die die Rückführung im­ plementiert. Die Rückführungsschaltung verbindet einen seriellen Ausgangspin oder - Port der Vorrichtung mit einem seriellen Eingangspin oder - Port. Der Vorteil diese Verfahrens be­ steht darin, dass es preiswert und einfach umzusetzen ist. Es sind jedoch mehrere Nachteile mit diesem Verfahren verbunden. Erstens sind die empfangenen Testdaten auf das beschränkt, was übertragen worden ist, was die Erzeugung des Testmusters kompliziert macht und die Fehlererfassung für DUT-Herstellungsfehler einschränkt. Ferner gibt es keine Möglichkeit, die Eingangstaktgabe zu ändern. Dies schränkt die Fähigkeit der Testausrüstung ein, den Takt-Wiedergewinnungsmechanismus zu charakterisieren und Jitter-Signale einzuführen, um die Antwort des Systems zu testen. Der Takt-Rückgewinnungsmechanismus ist ein Mecha­ nismus, um den Takt zurück zu gewinnen, der in die Daten eingebettet ist, die an dem seriel­ len Eingangspin oder -Port empfangen werden. Ferner ist bei nicht-SERDES-Anwendungen eine Rückführung schwierig zu entstören und zu simulieren, da es keinen klaren Datenein­ gangs- und Datenausgangspfad gibt. Zusätzlich können parametrische Messungen an dem seriellen Eingang, beispielsweise Messungen einer minimalen Eingangsspannung, nicht durchgeführt werden, ohne das die Schleife geöffnet wird, und eine direkte Spannungssteue­ rung wird an den seriellen Eingang angelegt. Als letztes können die Ausgangstaktparameter des DUT nicht getestet werden, ohne das die Schleife geöffnet wird.

Eine andere Lösung diese Problems umfasst die Integration von externen Instrumen­ ten, um die Bandbreite der ATE-Ausrüstung auszudehnen. Externe Instrumente können Digi­ talisierungs-Oscilloskope hoher Bandbreite oder Jitter-Messboxen sein. Die Schnittstelle kann durch ein GPIB (General Purpose Interface Bus)-Protokoll erfolgen. Der Vorteil der Verwen­ dung von externer Ausrüstung ist die Möglichkeit, die Performance der Testausrüstung ohne erhebliche Aufstockung des selben auszudehnen. Es ermöglicht auch eine einfache Korrelati­ on zwischen der Charakterisierungsumgebung auf dem Labortisch und der ATE-Ausrüstung. Die Nachteile dieses Verfahrens sind: (1) Es erfordert eine komplexe Schnittstelle, um die GPIB-Treiber zu programmieren, und (2) die Testzeit wird verlängert, weil die typische GPIB-Schnittstelle sehr langsam ist und erheblich zu der Testzeit beiträgt. Obwohl die GPIB- Systemtreiber typischerweise zur Verfügung stehen, erfordert es eine spezielle Anstrengung, um die Verbindung zwischen der ATE-Softwareschnittstelle und dem neu integrierten Instru­ ment herzustellen. Dies kann erfordern, dass eine spezielle grafische Benutzerschnittstelle (GUI) mit speziellen Treiberbefehlen entwickelt werden muss, die die Verbindung zu dem Oszilloskop-Instrument herstellt.

Die Erfindung zielt auf ein Verfahren und eine Vorrichtung zum Testen von Hochge­ schwindigkeits-Kommunikationsvorrichtungen auf einer ansonsten herkömmlichen (mit nied­ riger Geschwindigkeit arbeitenden) automatischen Testausrüstung (Automatic Test Equip­ ment ATE), beispielsweise zum Testen von integrierten Schaltungen mit sehr hoher Ge­ schwindigkeit (2,5 Gbps und höherer Betriebsgeschwindigkeit), die bei Geschwindigkeiten arbeiten, die höher als die von herkömmlicherer Testausrüstung sind.

Dazu sind das erfindungsgemäße Verfahren beziehungsweise die erfindungsgemäße Vorrichtung in der in Anspruch 1 beziehungsweise Anspruch 5 gekennzeichneten Weise aus­ gebildet. Die Unteransprüche charakterisieren vorteilhafte Ausgestaltungen der Erfindung.

Die Schaltung fächert den Ausgangsdatenstrom von den Ausgangspins oder -Ports der unter dem Test befindlichen Vorrichtung (DUT) auf mehrere ATE-Testkanäle auf. Das Test­ verfahren und die Schaltungsauslegung erlauben es auch, Jitter-Signale in den Ausgang des DUT zu Testzwecken einzuführen. Ferner vermeidet es die vorliegende Erfindung, dass Da­ tenbits durch das Testen in mehreren Durchgängen übergangen werden (wobei auf diese Wei­ se Testzeit und Bitfehlerrate eingespart wird), indem die Testabschnitte vervielfacht werden, um eine effektive Realzeiterfassung zu erreichen. Ferner werden durch das vorliegende Ver­ fahren verschiedene Datenkommunikations-DUTs auf die Taktgabe der ATE-Hardware syn­ chronisiert. Darüber hinaus wird ein Kalibrierungsverfahren bereitgestellt, um unterschiedli­ che Spurlängen und die Fortschreitungs-Verzögerungscharakteristiken der Testschaltung zu kompensieren.

Mit anderen Worten wird ein Verfahren und eine Vorrichtung zum Testen von Hoch­ geschwindigkeits-Kommunikationsvorrichtungen auf einer automatischen Testausrüstung angegeben, um integrierte Schaltungen mit sehr hohen Geschwindigkeiten, beispielsweise 2,5 Gbps und darüber, zu testen. Die Schaltung fächert die Datenströme von dem Ausgang der unter Test befindlichen Vorrichtung (DUT) auf mehrere Testkanäle auf, die die Ströme mit geringerer Frequenz abtasten. Es können Jittersignale in den Ausgang des DUT eingeführt werden. Das Überspringen von Datenbits, welches bei dem Test mit mehreren Durchgängen inherent ist, wird dadurch vermieden, dass die Testabschnitte vervielfacht werden, um eine effektive Realzeiterfassung zu erreichen (was Testzeit einspart und die Bitfehlerrate verbes­ sert). Darüber hinaus synchronisiert die Schaltung unterschiedlichen DUTs mit der Taktgabe der ATE-Hardware unabhängig von den DUT-Ausgangsdaten. Es wird auch ein Kalibrie­ rungsverfahren benutzt, um unterschiedliche Bahnlängen und Fortschreitungsverzögerung­ scharakteristiken der Testschaltungskomponenten zu kompensieren.

Ausführungsbeispiele der Erfindung werden nun anhand der beigefügten Zeichnungen beschrieben, in denen:

Fig. 1 eine Draufsicht auf die vorliegende Testanordnung zeigt;

Fig. 2 eine detaillierte schematische Darstellung der Testschaltung zeigt;

Fig. 3 ein Zeitablaufdiagramm zeigt, wie Testabtastkanäle eine Änderung des seriel­ len DUT-Ausgangs abtasten; und

Fig. 4 ein Ausführungsbeispiel der vorliegenden Erfindung zeigt.

Fig. 1 zeigt eine Draufsicht auf die hauptsächlichen Komponenten des vorliegenden Testsystems 10. Die Datenrate der Testdaten von dem DUT 11 ist mehrmals höher als die Basisdatenrate der herkömmlichen Abschnitte des Testsystems 10. Eine Schnittstellenschal­ tung 12 ist zwischen der DUT 11 und dem Testgerät 13 eingekoppelt, das eine digitale Pin- Elektronik (PEC) und Software enthält, die das System 10 betreibt. Der DUT 11 nimmt den Eingang von einer Hochgeschwindigkeits-Datenquelle 14 auf, beispielsweise einer Hochge­ schwindigkeits-Taktkarte (HSCC), die als Unterkomponente des Testgeräts 13 betrachtet werden kann. Die Schnittstellenschaltung 12 verzweigt den Datenstrom von dem DUT 11 in eine Vielzahl von Testabschnitten in dem Testgerät 13. Diese Testabschnitte können, wenn sie gemeinsam benutzt werden, die sehr hohen Datenraten, die hier interessieren, aufnehmen. Wenn ein Datenausgang mit einer Rate von 3,2 Gbps von dem DUT 11 abgegeben wird, wä­ ren vier Testabschnitte (Kanäle), die jeweils bei 800 Mbps arbeiten, erforderlich, um die DUT-Rate (4 × 800 Mbps = 3,2 Gbps) aufnehmen zu können. Das System 10 kann auch die Bandbreiteneinschränkung der Testkanäle handhaben. Der Hochgeschwindigkeits- Ausgangsdatenstrom des DUT 11 wird durch eine Auffächerungsschaltung 15 übertragen, die den Hochgeschwindigkeitsausgang des DUT 11 repliziert und den replizierten Strom über mehrere Leitungen 16a-16d sendet. Ein Teil von jedem Datenstrom, der von der Auffäche­ rungsschaltung abgegeben wird, wird durch eine von mehreren Latchschaltungen 17a-17d hoher Bandbreite gelatcht, die entsprechend dem gerade interessierenden Bit unterschiedlich getaktet werden, welches von dem Ausgang des DUT aufgenommen werden soll. In der in Fig. 1 gezeigten Anordnung nimmt beispielsweise die Latchschaltung 17a das erste Bit auf, welches von dem DUT 11 ausgegeben wird, die Latchschaltung 17b nimmt das zweite Bit auf, die Latchschaltung nimmt das dritte Bit auf, und 17d das Vierte. Jeder Zweig der Auffä­ cherungsschaltung 15 wird in der Zeitdomäne effektiv zu wenig häufig abgetastet (under­ sampling), was bedeutet, dass nur jedes n-te Bit in dem seriellen Datenstrom gelatcht wird. Durch Steuerung der Zeit, an der jede Latchschaltung 17a-17d durch Latch-Strobesignale oder Latch-Tastsignale 18a-18d (CLK, C), die von dem Testgerät 13 zu den Latchschaltungen 17a-­ 17d verlaufen, aufgesteuert wird, um Eingänge von der Auffächerungsschaltung 15 aufzu­ nehmen, fängt man alle Datenbits von dem seriellen Ausgangsstrom von dem DUT 11 parallel ein. Diese Bits werden von den Datenleitungen 18a-18d eingefangen, die von den Latch­ schaltungen 17a-17d zu dem Testgerät 13 verlaufen. (Latch-Tastsignale steuern, wenn sie eintreffen, die Latchschaltungen 17a-17d auf, so dass sie sich auf den Wert an ihren entspre­ chenden Eingängen latchen).

Fig. 2 zeigt eine mehr detaillierte Darstellung der Anordnungen in Fig. 1. Der Aus­ gang des DUT 11 geht in eine Reihe von Relais 20a-20c, die dazu verwendet werden, den DUT 11 oder das Kalibrierungs-Pinelement (PE) 21a und das Kalibrierungselement 21b mit der Auffächerungsschaltung 15 in der Schnittstellenschaltung 12 zu verbinden. Die Auffäche­ rungspuffer 22a-22c nehmen jeweils einen einzigen Eingangsstrom von Bits auf und geben zwei "Kopien" dieser Bits aus. Die Auffächerungspuffer 22b und 22c arbeiten in identischer Weise wie der Auffächerungspuffer 22a, so dass der Ausgang, der an jede der vier Latch­ schaltungen 24a-24d gesendet wird, aus Datenströmen bestehen, die identisch mit denen sind, die in den Puffer 22a eingegeben werden. Die verschiedenen Latchschaltungen, Puffer usw. von Fig. 2 sind herkömmlich, solange sie in der Lage sind, bei einer entsprechenden Daten­ rate zu arbeiten.

Jede Latchschaltung 24a-24d nimmt jeweils Dateneingänge von den Auffächerungs­ puffern 22b und 22c und Latch-Tasteingangssignale von den Tastleitungsparen 25a-25d auf. Die durch diese Signalleitungspaare übertragenen Signale werden durch Testerelemente 27a und 27b gesteuert, die Hochgeschwindigkeits-Taktkarten sein können und die Bestandteil des Testgeräts 13 sind. Die Latchschaltungen 24a-24b latchen, wenn sie durch ihre entsprechen­ den Latch-Tastsignale von den Tastleitungspaaren 25a-25b aufgesteuert werden, Daten von ihren entsprechenden Dateneingangspins oder -Ports an ihre Ausgangspins oder -Ports. Nach einer Zeitdauer der Fortpflanzungsverzögerung stehen diese Ausgangsdaten dann für Pinele­ mente (PE) 26a-26d zur Verfügung, die Teil des Testgeräts 13 in Fig. 1 sind.

Da die Datenraten von vielen DUTs, die von dem System 10 getestet werden, so hoch sind, dass Taktfehler, die in den Komponenten des Systems 10 inherent sind, die Genauigkeit des Testgerätergebnisses beeinflußen können, müssen richtige Einstellungen der Flanken der DUT-Tastsignale sichergestellt werden. Diese Datenquelle wird von dem Testgerät 13 gesteu­ ert. Wenn keine genaue Taktgabe erreicht wird, würde dies zur Folge haben, dass die falschen Daten von dem Testgerät 13 einschließlich den Testelementen 26a-26d eingefangen werden. Ungenauigkeiten in der Taktgabe können sich aus nicht-abgestimmten Bahn(Leiter)längen von den Testelementen 27a-27b bis zu den Hochgeschwindigkeits-Latchschaltungen 24a-24d ergeben, die nicht kompensiert sind, wenn die Latchtastsignale auf den Leitungen 25a-25d aufgesteuert werden, so dass die Latchschaltungen 24a-24d Eingänge von dem DUT 11 an­ nehmen können. Die Bahnlängen können so variieren, dass bis zu 30 Pikosekunden lange Schwankungen in der Fortplanzungsverzögerung verursacht werden je nach dem Ort und der Art der verwendeten Latchschaltungen 24a-24d, der verwendeten Auffächerungselemente 22a-22c und auch nach den Impedanzen der verschiedenen Bahnen. Die Bahnen werden typi­ scherweise so kurz wie möglich gemacht und bezüglich ihrer Impedanzen abgestimmt, Feh­ labstimmungen können jedoch nicht voll ausgeschlossen werden. Daher muss eine Kompen­ sation für Fehlabstimmungen erfolgen. Ungenauigkeiten in der Taktgabe können auch durch ungleiche Fortpflanzungsverzögerungen zwischen den Auffächerungs-IC-Komponenten 22a, 22b, 22c, für die keine Kompensation erfolgt ist, und durch nicht abgestimmte Taktgabe von Flankenpositionen entlang das Testgerät-Tastkanälen verursacht werden.

Damit das Testsystem die Latchschaltungen 24a-24b zu einer richtigen Zeit tastet, um die Probleme, die in dem vorhergehenden Absatz erwähnt wurden, zu vermeiden, wird das Testsystem 10 kalibriert, bevor es zum Testen der DUTs verwendet wird. Im Folgenden wird ein Verfahren beschrieben, um ein Testsystem unter Verwendung des DUT Ausgangs zu kali­ brieren, um ein Signal zu erzeugen, welches ein Taktsignal darstellt.

Wenn das Kalibrierungsverfahren gestartet wird, sollte das Tastsignal, welches von dem Testerelement 27a erzeugt wird und das auf den Leitungen 25a verläuft, die mit der er­ sten Latchschaltung 24a verbunden sind, die Latchschaltung 24a aufschalten, um das erste Bit der Daten von dem DUT 11 zu latchen. (Die erste Latchschaltung latcht das erste Datenbit von dem DUT). Dies wird dadurch durchgeführt, dass der DUT 11 einen wiederholten Daten­ strom, beispielsweise (1010101 . . .), überträgt, der ein Taktsignal simuliert. Das Testgerät 13 sucht nach den Flankenübergängen (erster, zweiter, dritter Übergang usw.) in dem sich wie­ derholenden Bitstrom an einem Ausgangspin oder -Port der Latchschaltung 24a und bestimmt die Zeit, die erforderlich ist, dass die Übergänge auftreten, wenn von dem Start des Kalibrie­ rungsverfahrens angemessen wird. Die richtige Taktgabe des Tastsignals, welches ermöglicht, dass das Ausgangssignal von dem Ausgangspin oder -Port der Latchschaltung 24a von der Testausrüstung gelesen wird, kann durch die Software in dem Testgerät 13 aus der gemesse­ nen Zeit für diese Übergänge bestimmt werden. Die Tastsignale, die auf den Leitungen 25a laufen, die es ermöglichen, dass ein Bit von dem DUT 11 an dem Eingang der Latchschaltung 24a gelatcht wird, werden von der Software in dem Testgerät 13 so programmiert, dass ein Bit an einem festen Zeitpunkt gelatcht werden kann, bevor das von dem Testgerät 13 erzeugte Tastsignal es ermöglicht, dass das Ausgangssignal von dem Ausgangspin oder -Port der Latchschaltung 24a von der Testausrüstung 26a gelesen wird. (ein Betrag, der größer als die Fortpflanzungsverzögerung der Latchschaltung 24a ist, ist ausreichend, beispielsweise 500 ps). Das Tastsignal, welches die erste Latchschaltung 24a aufsteuert, um ein Bit von dem Ausgangsstrom des DUT 11 zu latchen, ist so programmiert, dass es das erste Bit, das fünfte Bit, das neunte Bit, usw. aus dem Ausgangsstrom des DUT 11 in der Schaltung latcht, die in Fig. 2 gezeigt ist, weil diese Anordnung vier Latchschaltungen 24a-24d hat. Es können je­ doch auch eine größere oder eine kleinere Anzahl von Latchschaltungen in anderen Ausfüh­ rungsbeispielen vorhanden sein.

Der DUT 11 muss bei einer genügend niedrigen Geschwindigkeit für die Kalibrierung arbeiten können, so dass die Datenbitbreite, die von dem DUT 11 ausgegeben wird, viel län­ ger als die Schwankungen in der Zeit ist, die dazu benötigt wird, dass ein Signalpuls die ver­ schiedenen möglichen Wege durch die aufgefächerten Zweige 15 durchläuft. Bei den hier interessierenden Datenraten ist eine Geschwindigkeit von 400 MHz oder weniger als DUT- Ausgang in der Kalibrierungsbetriebsweise geeignet (400 MHz = 2,5 ns). Die DUT- Geschwindigkeit kann jedoch nicht nah bei dem Gleichstromniveau liegen, weil das System 10 so ausgelegt ist, da es DUTs testet, die bei hohen Frequenzen arbeiten.

Das Kalibrierungsverfahren für das erste Latch-Tastsignal, welches auf dem Leitungs­ paar 25a verläuft, wird für das zweite Tastsignal wiederholt, welches auf dem zweiten Tastleitungspaar (beispielsweise 25b) verläuft. In diesem Fall wir das Tastsignal, welches die zweite Latchschaltung 24b ansteuert, um Bits von dem Ausgangsstrom des DUT 11 zu lat­ chen, so programmiert, dass das zweite Bit, das sechste Bit, das zehnte Bit, usw. aus dem Ausgangsstrom des DUT 11 gelatcht wird. Das Verfahren wird dann auf alle Tastsignale für die Eingänge der restlichen Latchschaltungen angewendet. Sobald dieses Verfahren für alle Tastsignale, die auf den Leitungen 25a-25b übertragen werden, durchgeführt worden ist, ha­ ben die Tastsignale eine Phase, die zu der Taktphase des Ausgangs des DUT 11 an einer ent­ sprechenden Latcheingangsstelle, die sie tasten, in Beziehung steht. Da die Datenrate langsam genug ist, gibt es keine Chance für eine Datenbitvermischung zwischen den ausgefächerten Zweigen. Die Taktgabe von jedem Tastsignal, welches auf den Leitungen 25a-25d verläuft, muss auf die Mitte zwischen den Flankenübergängen an den Eingängen der Latchschaltungen eingestellt werden. Sobald die Geschwindigkeit des DUT 11 in seine normale Betriebsge­ schwindigkeit geändert wird, wird die Tast-Taktgabe durch die Software in dem Testgerät 13 normalisiert, um die Kriterien des vorhergehenden Satzes für die (typischerweise höhere) Ge­ schwindigkeit zu erfüllen.

Ein anderes relevantes Kalibrierungsverfahren benutzt Kalibrierungs-Pinelemente 21a und 21b, um das Testsystem 10 zu kalibrieren, statt eines DUT 11, der ein sich wiederholen­ des Bitmuster abgibt. Die Kalibrierungs-Pinelemente 21a und 21b können das sich wiederho­ lende Bitmuster simulieren, welchen von dem DUT 11 abgegeben wird, wenn sie für das Ka­ librierungsverfahren verwendet werden.

Die vorliegende Beschreibung umfasst auch eine Synchronisierungstechnik. Eine An­ nahme, die bei dem Einsatz dieser Technik gemacht wird, besteht darin, dass die Phasenver­ zögerung des Datenausgangs des DUT 11 wiederholbar ist. Dies bedeutet, dass Datenübertra­ gungen immer zum selben Zeitpunkt im Bezug auf die Taktgabe des Eingangssignals des DUT 11 auftreten. Der Dateninhalt kann möglicherweise nicht wiederholbar sein, seine Takt­ gabe muss jedoch so sein. Eine andere Art, um diese Wiederholbarkeit zu beschreiben, besteht darin, dass man sagt, dass, wenn der DUT 11 durch das Testgerät 13 initialisiert wird, die Verzögerung zwischen der gegenwärtigen Initialisierung und dem Zeitpunkt, an dem das Ausgangstaktsignal des DUT seinen ersten Übergang macht, immer die gleiche ist, wenn ein spezieller DUT 11 initialisiert wird. Wenn der Datenausgang von dem DUT 11 wiederholbar ist, ist keine Nachverarbeitung der eingefangenen Daten für Testzwecke erforderlich. Mit ei­ nem wiederholbaren Datenausgangsstrom können die eingefangenen Daten mit erwarteten Daten für Testzwecke verglichen werden.

Die Synchronisation wird dadurch durchgeführt, dass Tastsignale an eine Latchschal­ tung, beispielsweise die Latchschaltung 24a, in der Testschaltung mit sehr schnellen Inkre­ menten angelegt werden, während die Eingangsdaten an der Latchhaltung 24a überwacht werden. Die Zeit zwischen der Initialisierung des DUT 11 und dem Zeitpunkt, wenn die Latchschaltung 24a ihren ersten Übergang an ihren Eingängen erfährt, wird festgestellt. Die Zeit wird von dem Zeitpunkt der Initialisierung bis zu dem Zeitpunkt gemessen, an dem der erste Übergang an dem Eingang 50% seines Maximalwertes erreicht. Diese Zeit entspricht der Zeit, die die Latchschaltung 24a benötigt, um ihren ersten Übergang an ihren Ausgangspins oder -Ports zu beginnen. Algorithmen in dem Testgerät 13 bestimmen die Taktfrequenz eines beliebigen DUT 11, der unter Verwendung dieses Verfahrens initialisiert wird, in dem die zwei, gerade beschriebenen Taktfaktoren verwendet werden. Auf diese Weise werden Tastsi­ gnale übertragen, die es dem Testgerät 13 ermöglichen, Ausgangssignale des DUT 11 von den Latchschaltungen 24a-24d gerade dann anzunehmen, wenn die Ausgänge von den Latch­ schaltungen 24a-24b stabil sind und in der Mitte zwischen unstabilen Übertragungsperioden liegen. Darüber hinaus muss das gerade beschriebene Synchronisierungsverfahren nur für eine Latchschaltung (beispielsweise 24a) durchgeführt werden, um die Taktgabe der Tastsignale für alle Latchschaltungsausgänge zu bestimmen. Das oben beschriebene Kaliebrierungsver­ fahren, welches Software in dem Testgerät 13 verwendet, bestimmt die Fortplanzungsverzö­ gerungsdaten für jede Latchschaltung 24a-24d in Bezug aufeinander, und diese Daten können verwendet werden, um richtige Takte für alle Latchschaltungsausgänge zu extrapolieren, so­ bald der Tasttakt für eine Latchschaltung bestimmt worden ist. Ferner werden Tastsignale für die Ausgänge der entsprechenden Latchschaltungen 24a-24b so aufgesteuert, dass aufeinan­ derfolgende Bits oder Pulse von dem DUT 11 an aufeinanderfolgende Testdatenkanäle 26a-26d gesendet werden, wie in Fig. 3 dargestellt ist.

Das Testgerät 13 ist so programmiert, dass es den Ausgang der Latchschaltungen 24a-24d in die Testdatenkanäle 26a-26d zu einem richtigen Zeitpunkt tastet, der durch das Syn­ chronisationsverfahren festgelegt wird. Die Daten, die an jedem Datenkanal 26a-26d des Testgeräts erwartet werden, sind eine Funktion des ursprünglichen Datenstroms, der von dem DUT Ausgang erwartet wird. Fig. 3 zeigt die individuelle Kanal-Taktgabe und die erwarte­ ten Daten.

Wie oben erwähnt wurde, werden bei einem speziellen Ausführungsbeispiel Hochge­ schwindigkeits-Netzwerkvorrichtungen verwendet, die Seriellwandler und Deseriellwandler (SERDES) genannt werden. In einem Ausführungsbeispiel werden die in Fig. 4 gezeigten Komponenten verwendet. Die Werte dieser Komponenten mit den entsprechenden Bezugszei­ chen der Zeichnungen sind unten aufgezeigt:
Widerstände:
R1 = 330 Ohm (41)
R2 = 43 Ohm (42)
R3 = 100 Ohm (43)
Auffächerungspuffer: Teil Nummer MC10EP11 (45)
Differentialempfänger: Teil Nummer MC10EL16 (46)
Hochgeschwindigkeitsdifferential D-FF: Teil Nummer MC10EL52 (47)
RF Relais: Teil Nummer Teladyne RF103 (48)

Die in Fig. 4 gezeigte Schaltung verwendet auch die ITS9000KX Klasse von Testern von Schlumberger.

Die oben aufgelisteten Schaltungskomponenten werden ausgewählt, um folgendes zu er­ reichen:

• 1. Layout der Testplatinenbahnen, um eine 50 Ohm Umgebung bei Multi-Gigahertz- Bandbreite aufrecht zu erhalten.
• 2. Beibehaltung von abgestimmter Bahnlänge für unterschiedliche Daten/Takt-Paare.
• 3. Verwendung von geeigneten ECL Komponenten (ECL = elektronischer Takt), die die erforderlichen Geschwindigkeiten erreichen.
• 4. Niveaueinstellung der ECL Schaltung, um mit CMOS-Teilen und -Testkanälen zu arbei­ ten.
• 5. Arbeiten mit differentiellen Signalen in einer ein-endigen Testumgebung. Dies wurde durch Verwendung spezieller Umsetzer angesprochen.

Die oben angegebenen Schaltungsparameter sind lediglich als Beispiel gegeben, und ande­ re Parameter können auch ausgewählt werden, um das Auffächern des DUT Ausgangs, die Kalibrierung und das Synchronisationsverfahren der vorliegenden Erfindung zu implementie­ ren.

Claims (7)

1. Verfahren zu Kalibrieren einer integrierten Schaltung umfassend:
Anlegen von Signalen an die integrierte Schaltung;
Auffächern von Datenpulsen, die von einem Ausgangsport der zu testenden, integrierten Schaltung empfangen werden;
Verteilen der Datenpulse auf jeweils eine Vielzahl von Latchschaltungen; und
Kalibrieren einer Zeit, an der jede einzelne der Vielzahl der Latchschaltungen aufgesteuert wird.

2. Verfahren nach Anspruch 1 ferner umfassend:
Messen der Zeit zwischen der Initialisierung der integrierten Schaltung und der Erfassung eines ersten Datenpulses an einem Ausgangsport einer ausgewählten der Vielzahl der Latchschaltungen;
Berechnen einer Taktfrequenz der integrierten Schaltung davon, und
Testen der integrierten Schaltung nachdem die Messung und die Berechnung durchgeführt worden sind.

3. Verfahren nach Anspruch 1 oder 2, ferner umfassend:
Übertragen eines sich wiederholenden Bitstromes mit alternierenden Spannungsniveaus von der integrierten Schaltung, um eine Zeit zu kalibrieren, an der jeder einzelne der Viel­ zahl der Latchschaltungen aufgesteuert wird.

4. Verfahren nach Anspruch 1, 2 oder 3, ferner umfassend:
Die Überwachung von Flankenübergängen an den Ausgangsanschlüssen von jeder einzel­ nen der Vielzahl der Latchschaltungen, um dadurch eine Zeit zu kalibrieren, an der jede einzelne der Vielzahl der Latchschaltungen aufgesteuert wird.

5. Vorrichtung zum Testen einer integrierten Schaltung umfassend:
eine Datenquelle, die an die zu testende integrierte Schaltung zur Lieferung von Testsi­ gnalen gekoppelt ist;
eine Vielzahl von Relais, die die zu testende integrierte Schaltung wahlweise mit der Vor­ richtung koppeln;
eine Vielzahl von Auffächerungselementen, die angekoppelt sind, um Datenpulse von dem Relais zu erhalten und die Datenpulse an ein Vielzahl von Latchschaltungen zu ver­ teilen; und
ein Tastelement, welches jeder der Latchschaltungen zugeordnet ist, um dadurch jede Latchschaltung aufzusteuern, um die Datenpulse von einem Eingangsport zu einem Aus­ gangsport jeder Latchschaltung zu übertragen.

6. Vorrichtung Anspruch 5, gekennzeichnet durch Testkomponenten, die jeweils angekop­ pelt sind, um Datenpulse von einer Vielzahl von Latchschaltungen zu empfangen, wobei die Testkomponenten die Datenpulse mit einer Frequenz empfangen, die ein Bruchteil der Ausgangssignalfrequenz der zu testenden, integrierten Schaltung ist.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass der Bruchteil gleich der Ausgangsfrequenz der gerade getesteten integrierten Schaltung dividiert durch die Zahl der Latchschaltungen ist.