DE60222481T2

DE60222481T2 - Prüfschaltung und integrierte Halbleiterschaltung zur Durchführung der Überprüfung von Knotenverbindungen

Info

Publication number: DE60222481T2
Application number: DE60222481T
Authority: DE
Inventors: Kohtaroh Gotoh; Koji Aoyagi; Kazuhiro Terashima; Shigeru Nishio
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-09-05
Filing date: 2002-02-27
Publication date: 2008-01-10
Anticipated expiration: 2022-02-28
Also published as: JP3955196B2; DE60210900D1; EP1308736A3; EP1308736B1; DE60210900T2; EP1612573B1; EP1612573A2; JP2003078020A; EP1308736A2; DE60222481D1; US6931344B2; EP1612573A3; US20030046015A1

Description

Die vorliegende Erfindung betrifft eine Testtechnik zum Testen eines Signalübertragungssystems, das die Übertragung und den Empfang von Signalen mit hoher Geschwindigkeit zwischen LSI-Schaltungen (integrierte Schaltungen mit großem Maßstab) oder zwischen Vorrichtungen ausführt. Insbesondere betrifft die vorliegende Erfindung eine Testschaltung, welche eine Verifikation einer Verbindung von Knoten ausführt, und eine integrierte Halbleiter-Schaltungs-Vorrichtung, auf welche die Testschaltung angewendet wird.
In den letzten Jahren gab es eine deutliche Verbesserung in der Leistung von Teilen, welche Computer und andere Informations-Verarbeitungs-Einheiten bilden. Zugleich wurde es mit dieser Verbesserung notwendig, die Übertragung und den Empfang von Signalen mit hoher Geschwindigkeit zwischen LSIs (LSI-Chips) und zwischen Vorrichtungen, welche eine Vielzahl von LSIs bilden, durchzuführen. Das heißt, es wurde notwendig, eine Hochgeschwindigkeits-Übertragung von Signalen mit großer Kapazität zwischen LSIs und zwischen Vorrichtung, welche eine Vielzahl von LSIs bilden, durchzuführen. Beispielsweise wurde bei der Bereitstellung von Lösungen für Netzwerk-Infrastrukturen eine Hochgeschwindigkeits-Übertragung in der Größenordnung von Gigabits notwendig, und ein "Gigabit SERDES (Serializer and Deserializer)" hat Beachtung gefunden.
Für eine Datenübertragung mit relativ niedriger Geschwindigkeit in der Größenordnung von Dutzenden von MHz wurde früher ein Single-End-Übertragungssystem (ein System zur Übertragung von Daten unter der Verwendung einer Signalleitung), wie z. B. ein TTL-System, verwendet. Jedoch weist ein Single-End- Übertragungssystem Nachteile dahingehend auf, dass das System einfach externes Rauschen empfängt und dass die Übertragungsdistanz kurz ist. Ferner kann leicht EMI (elektromagnetische Interferenz: elektromagnetisches Strahlungsrauschen) auftreten.
Da das Single-End-Übertragungssystem die obigen Probleme aufweist, wurden für die Übertragungs-/Empfangs-Anschlüsse zur Hochgeschwindigkeits-Datenübertragung Systeme, wie z. B. das PCML-System (Pseudostrom-Mode-Logik) und das LVDS-System (differenzielle Niedrig-Spannungs-Signalisierung), welche differentielle Signale (komplementäre Signale) verwenden, eingesetzt. Diese Systeme verwenden zwei Signalleitungen, um Daten unter Verwendung von differentiellen Signalen mit kleinen Amplituden zu übertragen. Es ist möglich, das EMI auf ungefähr ein Fünftel von demjenigen eines Single-End-Übertragungssystems zu reduzieren, und es ist auch möglich, Rauschen zwischen den zwei differentiellen Signalleitungen zu löschen. Deshalb ist es möglich, Daten über eine Distanz von Dutzenden von Metern zu übertragen. Da die differentiellen Signale ferner kleine Amplituden aufweisen, ist es möglich, dass Nebensprechen zu begrenzen.
Wenn ein System umfassend eine Übertragungs-/Empfangs-Schaltung (eine Ausgabeschaltung und eine Eingabeschaltung) zum Realisieren einer Hochgeschwindigkeits-Übertragung betrachtet wird, ist es auch notwendig, ein Verfahren zum Testen dieses Systems zu berücksichtigen. Um einen Verbindungsstatus von Signalen innerhalb eines gedruckten Substrats zu bestätigen, wird im Allgemeinen ein JTAG-Test (JTAG = gemeinsame Test-Aktionsgruppe; ein Boundary-Scan-Test) durchgeführt. Das heißt, gleichzeitig mit der Vermin derung des Gewichts und der Größen von elektronischen Teilen und dem Fortschritt der Packungstechniken, wurde ein schaltungsinterner Test basierend auf JTAG als Standardtechnik eingeführt.
Der Boundary-Scan ist eine Architektur zum Austauschen von Daten mit einer integrierten Ziel-Halbleiter-Schaltungs-Vorrichtung (LSI). Ein Mechanismus zum Boundary-Scannen wird in dem LSI eingebaut. Das heißt, die Boundary-Scan-Zellen, welche Operationen äquivalent zu denjenigen einer Testprobe durchführen, werden zwischen dem Kern und den Pins innerhalb des LSI durchgeführt. Die Boundary-Scan-Zellen sind verbunden, um Schieberegister zu strukturieren. Ein Test (ein Tastatur-Test oder ähnliches) wird basierend auf der Steuerung dieses Schieberegisters durchgeführt.
Jedoch gibt es derzeit kein Beispiel eines JTAG-Tests, der die differentiellen Anschlüsse des PCML-Systems oder des LVDS-Systems in dem System berücksichtigt, in dem eine Übertragungs-/Empfangs-Schaltung eingebaut ist. Es gibt noch keine etablierte Technik zum Einfügen eines BSR (Boundary-Scan-Register) und eines Testverfahrens. Eine Testschaltung, wie z. B. ein senderseitiges BSR ist mit einer Eingangsstufe einer Übertragungsschaltung (Ausgabeschaltung) verbunden, und Testdaten werden von der Testschaltung durch die Ausgabeschaltung übertragen. In der Zwischenzeit ist eine Testschaltung auf einer Empfangsseite mit einer Ausgangsstufe einer Empfangsschaltung (Eingabeschaltung) verbunden, und die Testdaten werden durch die Eingabeschaltung empfangen.
Wie oben erklärt wurde, ist es notwendig, einen Test basierend auf einem Boundary-Scan auszuführen, um einen Operationstest eines LSI-Chips oder einen Test einer Verbindung zwischen einem Gehäuse und einer Platine durchzuführen, auf der das Gehäuse befestigt ist (Platinen-Test). Um die Verbindung zwischen einem System umfassend eine Übertragungs-/Empfangs-Schaltung und einer externen Schaltung zu bestätigen, ist es ineffizient, einen Single-End-Anschluss und differentielle Anschlüsse separat zu testen.
Wenn es möglich ist, einen JTAG-Test für differentielle Anschlüsse auf ähnliche Weise wie für einen Single-End-Anschluss durchzuführen, wird es möglich, den Test in einem Durchlauf durchzuführen. Dies kann die Testzeit und die Testeffizienz verbessern. In diesem Fall ist es notwendig, dass Testdaten von der Ausgabeschaltung an die Übertragungsschaltung ausgegeben werden. Andererseits ist es notwendig, dass die Eingabeschaltung die Testdaten empfängt, die von dem Empfangs-Anschluss eingegeben werden.
Wenn jedoch eine Signal-Verarbeitungs-Schaltung zum Ausführen einer Seriell-Parallel-Wandlung mit hoher Geschwindigkeit, eine Übertragungsschaltung (Ausgabeschaltung) und eine Empfangsschaltung (Eingabeschaltung) miteinander verbunden sind, vermindert das Einfügen einer Testschaltung, wie z. B. eines BSR (Boundary-Scan-Register) zwischen der Übertragungsschaltung oder der Eingabeschaltung (Empfangsschaltung) und der Signal-Verarbeitungs-Schaltung die Übertragungsleistung. Ferner ist es im Falle einer differentiellen Ausgabe und einer differentiellen Eingabe nicht möglich, ein konventionelles BSR an dem Anschluss zu installieren.
Es ist wünschenswert, eine Testschaltung bereitzustellen, welche effektiv eine Verifikation einer Verbindung von Knoten durchführt, sowie eine inte grierte Halbleiter-Schaltungs-Vorrichtung, auf welche diese Testschaltung angewendet wird.
Die US 5 621 741 offenbart ein Verfahren zu Testen von Verbindungen zwischen Anschlüssen einer ersten integrierten Halbleiterschaltung und Anschlüssen einer zweiten integrierten Halbleiterschaltung. Diese erste und zweite integrierte Halbleiterschaltung sind auf einer gedruckten Schaltungskarte montiert. Die erste integrierte Halbleiterschaltung hat eine Testdatengenerator zum Generieren von Testdaten für den Anschlußverbindungstest, einen Selektor zum Selektieren von Ausgängen des Testdatengenerators während des Anschlußverbindungstests und einen Testdatenausgang zum Vorsehen der Testdaten von dem Selektor zur Außenseite. Die zweite integrierte Halbleiterschaltung hat eine Testdaten-Fang-Halte-Einheit zum Fangen und Halten der Testdaten, die von der ersten integrierten Halbleiterschaltung vorgesehen werden. Dieses Verfahren ist gekennzeichnet durch Verifizieren, ob oder nicht ein Ausgang der Testdaten-Fang-Halte-Einheit einen vorbestimmten Wert repräsentiert, um dadurch die Anschlußverbindungen der ersten und der zweiten integrierten Halbleiterschaltung und deren Wechselstromcharakteristiken zu testen.
Eine Veröffentlichung durch T. Haulin mit dem Titel "Built-in parametric test for controlled impedance I/Os", 15th IEEE VLSI Symposium, Monterey, CA, USA, 27. April-1. Mai 1997, S. 123-127, offenbart ein Testverfahren für einen funktionellen und parametrischen Test von I/Os, welches Verfahren den parallelen Test von I/Os ermöglicht, und zwar durch die Verwendung einer gemeinsamen Gleichspannungsversorgung anstatt von individuellen Testkanälen und Pin-Elektronik. Volle Gleichstromparametrics an Eingängen und Ausgängen und volle Wechselstrom-Geschwindigkeitstests können an billigen ATE durchgeführt werden. Beide, single-Ended und differentielle Signal-I/Os werden gehandhabt. Differentielle Messungen werden an differentiellen I/Os vorgenommen. Diese Testmethode arbeitet an I/Os unter Verwendung von Kurzschlußprüftreibern mit gesteuerter Impedanz.
Nach einer Ausführungsform der Erfindung ist vorgesehen eine integrierte Halbleiterschaltungsvorrichtung mit einer Testschaltung vorgesehen, die betreibbar ist, um eine Verifikation eines Verbindungsknotens zum Ausgeben eines Signals zu testen, welche Testschaltung umfaßt:
eine interne Schaltung, die zum Ausgeben eines Signals betreibbar ist,
eine Testdaten-Generierschaltung, die betreibbar ist, um Single-End-Testdaten zu generieren, um die Verifikation auszuführen, und
eine Selektorschaltung, die betreibbar ist, um die Single-End-Testdaten oder das Signal der internen Schaltung zu selektieren, basierend auf einem Testmodensignal, welche Selektorschaltung ferner betreibbar ist, um die selektierten Daten oder das Signal zu einem differentielles Signal zu konvertieren und das differentielles Signal auszugeben.
Es wird nunmehr beispielhaft auf die beigefügten Zeichnungen Bezug genommen, in denen:
1 ein Blockdiagramm ist, welches ein Beispiel einer integrierten Halbleiter-Schaltungs-Vorrichtung zeigt, auf die eine Ausführungsform einer Testschaltung betreffend die vorliegende Erfindung angewendet wird;
2 ein Blockdiagramm ist, welches eine erste Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
3 ein Blockdiagramm ist, welches eine zweite Anordnung Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
4 ein Blockdiagramm ist, welches eine dritte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
5 ein Blockdiagramm ist, welches eine vierte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
6 ein Blockdiagramm ist, welches eine fünfte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
7 ein Blockdiagramm ist, welches eine sechste Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
8 ein Blockdiagramm ist, welches eine siebte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
9 ein Blockdiagramm ist, welches eine achte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
10 ein Blockschaltungsdiagramm ist, welches eine neunte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
11 ein Blockschaltungsdiagramm ist, welches eine erste Ausführungsform der vorliegenden Erfindung zeigt;
12 ein Blockschaltungsdiagramm ist, welches eine zehnte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert;
13 ein Blockschaltungsdiagramm ist, welches zweite Ausführungsform der vorliegenden Erfindung zeigt; und
14 ein Blockschaltungsdiagramm ist, welches eine dritte Ausführungsform der vorliegenden Erfindung zeigt, die nicht direkt die Erfindung verkörpert.
Ausführungsformen der vorliegende Erfindung werden detailliert mit Bezug auf die beigefügten Zeichnungen beschrieben.
1 ist ein Blockschaltungsdiagramm, welches ein Beispiel einer integrierten Halbleiter-Schaltungs-Vorrichtung zeigt, auf welche eine Ausführungsform einer Testschaltung gemäß der vorliegenden Erfindung angewendet wird. In 1 bezeichnet ein Bezugszeichen 1 einen Kern (Kernlogik), 2 bezeichnet einen differentiellen Eingabeschaltungs-Abschnitt (ein Empfangsschaltungs-Makro), 3 bezeichnet einen differentiellen Ausgabeschaltungs-Abschnitt (ein Übertragungsschaltungs-Makro), 4 bezeichnet einen Single-End-Abschnitt und 5 bezeichnet eine Teststeuerschaltung.
Der Eingabeschaltungs-Abschnitt 2 weist Eingabeschaltungen (Empfangsschaltungen) 20-0 bis 20-18 auf, welche jeweils ein BSR (Boundary-Scan-Register) aufweisen, in welche differentielle Eingabesignale AI0 bis AI18 eingegeben werden. Ein Anschluss RX-TDI (ein TDI für die Eingabeschaltung) des Eingabeschaltungs- Abschnitts 2 ist mit der Teststeuerschaltung 5 verbunden. Ein Anschluss RX-TDO (ein TDO für die Eingabeschaltung) des Eingabeschaltungs-Abschnitts 2 ist mit einem BSR 40-19 verbunden, in dem ein Eingabesignal AI19 in den Single-End-Abschnitt 4 eingegeben wird. Die Eingabeschaltungen 20-0 bis 20-18, welche jeweils ein BSR aufweisen, werden manuell eingefügt. Ausführungsformen von den Eingabeschaltungen 20-0 bis 20-18, welche jeweils ein BSR aufweisen, werden im Detail weiter unten mit Bezug auf die Zeichnungen (6 bis 10) erklärt.
Der Ausgabeschaltungs-Abschnitt 3 weist Ausgabeschaltungen (Übertragungsschaltungen) 31-0 bis 31-18 auf, welche jeweils ein BSR aufweisen, aus dem differentielle Ausgabesignale XO0 bis XO18 ausgegeben werden. Ein Anschluss TX-TDO (ein TDO für die Ausgabeschaltung) des Ausgabeschaltungs-Abschnitts 3 ist mit der Teststeuerschaltung 5 verbunden. Ein Anschluss TX-TDI (ein TDI für die Ausgabeschaltung) des Ausgabeschaltungs-Abschnitts 3 ist mit einem BSR 41-19 verbunden, von dem ein Ausgabesignal XO19 in dem Single-End-Abschnitt 4 ausgegeben wird. Die Ausgabeschaltungen 31-0 bis 31-18, welche jeweils ein BSR aufweisen, werden manuell eingefügt. Ausführungsformen der Ausgabeschaltung 31-0 bis 31-18, welche jeweils ein BSR aufweisen, werden detailliert weiter unten mit Bezug auf die Zeichnungen (2 bis 5 und 11 bis 14) beschrieben.
Der Single-End-Abschnitt 4 weist BSRs 40-19, 40-20, --- auf, in welche jeweils Eingabesignale AI19, AI20, --- des Single-Ends eingegeben werden, sowie BSRs 41-19, 41-20, ---, aus denen jeweils Ausgabesignale XO19, XO20, --- des Single-Ends jeweils ausgegeben werden. Die BSRs des Single-End-Abschnitts 4 werden automatisch auf ähnliche Weise wie in einer konventionellen JTAG-Vorrichtung eingefügt.
Die Teststeuerschaltung (TAP-Steuerung) 5 ist mit Anschlüssen TDI, TMS, TCK, TRST und TDO verbunden. Das heißt, analog zu der zuvor betrachteten JTAG-Vorrichtung, weist eine integrierte Halbleiter-Schaltungs-Vorrichtung fünf Anschlüsse des TDI, des TDO, des TMS, des TCK und des TRST und einen Testmodus-Anschluss TEST-MODE auf. Von diesen Anschlüssen wird Zugriff auf eine Teststeuerschaltung 5 gemacht, welche in der Vorrichtung eingebaut ist. Testdaten werden auch in diese Anschlüsse eingegeben und aus diesen ausgegeben.
Der Anschluss TDI (Testdaten-Eingang) ist ein serieller Testdaten-Eingabe-Anschluss. Daten oder eine Instruktion werden in diesen Anschluss TDI eingegeben. Wenn eine Instruktion eingegeben worden ist, wird diese Instruktion an ein Instruktionsregister übertragen. Wenn Daten eingegeben worden sind, werden diese Daten an ein Datenregister übertragen.
Der Anschluss TDO (Testdaten-Ausgang) ist ein serieller Testdaten-Ausgabe-Anschluss, der den Dateneingang von dem Anschluss TDI überbrückt oder der einen Wert des Instruktionsregisters oder des Datenregisters aussendet. Der Anschluss TMS (Testmodus-Auswahl) und der Anschluss TCK (Testtakt) sind Anschlüsse der Signale zur Steuerung der in der JTAG-Vorrichtung enthaltenen Teststeuerschaltung 5 und diese realisieren eine Boundary-Scan-Architektur durch Steuern des Datenregisters, des Instruktionsregisters und eines Multiplexers.
Der Anschluss TRST (Testzurücksetzung) ist ein Anschluss eines Signals zum Initialisieren der Test steuerschaltung 5. Dieser Anschluss kann als eine Option gesetzt werden.
Wie oben beschrieben wurde, stellt die in 1 gezeigte integrierte Halbleiter-Schaltungs-Vorrichtung ein Übertragungs-/Empfangs-Schaltungs-Makro mit BSRs bereit, welche auf den differentiellen Eingabe-Anschlüssen und den differentiellen Ausgabe-Anschlüssen befestigt sind. Es wird möglich, einen JTAG-Test auf einem Systempegel basierend auf diesem Übertragungs-/Empfangs-Schaltungs-Makro durchzuführen. Im Falle eines Single-End-Signals (einzelnes Signal) ist es allgemein so, dass die BSRs automatisch durch die Verwendung eines Testkombinationswerkzeugs eingefügt werden. Jedoch ist es nicht möglich, diese automatisch in differentielle Anschlüsse durch Verwendung dieses Werkzeugs einzufügen. Es ist notwendig, die BSRs für die differentiellen Übertragungs-Anschlüsse und differentiellen Empfangs-Anschlüsse manuell einzufügen. Wenn sie als ein Makro bereitgestellt werden und in einer BSR-Kette von Single-End-Anschlüssen, die automatisch eingefügt worden sind, eingebaut sind, wird es möglich, einen JTAG-Test gemäß einer Einzel-Teststeuerschaltung durchzuführen. Basierend auf dem JTAG-Test (Boundary-Scan-Test) ist es möglich, beispielsweise eine Verbindung zwischen Leiterplatten oder zwischen Gehäusen über ein Kabel zu bestätigen, genauso wie eine Verbindung auf der Leiterplatte.
2 ist ein Blockdiagramm, welches eine erste Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. Obwohl diese erste Anordnung (und die folgenden Anordnungen) nicht direkt die vorliegende Erfindung verkörpern, sind sie zum Verständnis von deren Ausführungsformen nützlich. In 2 (und in 3 bis 5) bezeichnet ein Bezugszeichen 31 eine Ausgabeschaltung (welche in 1 jeweils einer der Ausgabeschaltungen 31-0 bis 31-18, die jeweils einen BSR aufweisen, entspricht), 310 bezeichnet eine Daten-Ausgabeschaltung und 320 bezeichnet eine Testdaten-Ausgabeschaltung. XO und /XO bezeichnen differentielle Ausgabe-Anschlüsse (welche den in 1 gezeigten XO0 bis XO18 entsprechen).
Wie in 2 gezeigt ist, ist die Ausgabeschaltung 31 aufgebaut aus einer Daten-Ausgabeschaltung 310 und einer Testdaten-Ausgabeschaltung 320, welche parallel mit dieser Daten-Ausgabeschaltung 310 verbunden ist. Die Daten-Ausgabeschaltung 310 weist eine Signal-Verarbeitungs-Schaltung (Ausgabesignal-Verarbeitungs-Schaltung) 311 und einen Daten-Ausgabepuffer 312 auf. Die Testdaten-Ausgabeschaltung 320 weist eine Testdaten-Erzeugungs-Schaltung 321 und einen Testausgabepuffer 322 auf.
Ausgabedaten der integrierten Halbleiter-Schaltungs-Vorrichtung werden von der Signal-Verarbeitungs-Schaltung 311 an die differentiellen Ausgabe-Anschlüsse XO und /XO über den differentiellen Daten-Ausgabepuffer 312 ausgegeben. Testdaten werden von der Testdaten-Erzeugungs-Schaltung 321 an die differentiellen Ausgabe-Anschlüsse XO und /XO über den Testausgabepuffer 322 ausgegeben.
Das heißt, in der ersten Ausführungsform ist der Testausgabepuffer 322 mit den Ausgabeknoten (den differentiellen Ausgabe-Anschlüssen XO und /XO) des Daten-Ausgabepuffers 312 verbunden, und zwar parallel mit dem Testausgabepuffer 312.
3 ist ein Blockdiagramm, welches eine zweite Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. In der zweiten Ausfüh rungsform ist ein differentieller Testausgabepuffer 322 konstruiert aus zwei Puffern 3221 und 3222 und einem Inverter 3223, wie aus 3 in Vergleich zu 2 ersichtlich wird.
Es ist möglich, eine Anordnung zu schaffen, so dass eine positive Logik und eine negative Logik für die Ausgabedaten der Testdaten-Erzeugungs-Schaltung 321 erzeugt werden und die differentiellen Testdaten unter der Verwendung von zwei Puffern von positiv und negativ ausgegeben werden. Wenn die Testdaten-Erzeugungs-Schaltung 321 aus einem Register konstruiert ist, welches Scannen (Scan-Register) durchführen kann, ist es möglich, ein Boundary-Scannen an einem externen Anschluss der integrierten Halbleiter-Schaltungs-Vorrichtung (LSI-Chip) durchzuführen.
4 ist ein Blockdiagramm, welches eine dritte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. In der dritten Anordnung werden SSD-Protektoren 331 und 332 (ESD = Elektrostatische Entladung) eingefügt zwischen einem differentiellen Testausgabepuffer 322 und Ausgabeknoten XO bzw. /XO, wie aus 4 in Vergleich zur 2 ersichtlich ist.
In der dritten Anordnung wird es basierend auf der Bereitstellung der SSD-Protektoren 331 und 332 zwischen dem differentiellen Testausgabepuffer 322 und den Ausgabeknoten XO bzw. /XO möglich, die ESD-Beständigkeits-Charakteristika der Testschaltung zu verbessern.
5 ist ein Blockdiagramm, welches eine vierte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert.
Wie in 5 gezeigt ist, weist in der vierten Anordnung eine Signal-Verarbeitungs-Schaltung 313 in einer Daten-Ausgabeschaltung 310 einer Multiplexer-Funktion (n:1 MUX) auf zum Konvertiern von n-bit parallelen Daten in serielle Daten. Ferner erzeugt eine Testdaten-Erzeugungs-Schaltung 323 in einer Testdaten-Ausgabeschaltung 320 Testdaten in einer Reihenfolge ähnlich zu derjenigen der Daten-Ausgabeschaltung 310.
Wenn die Testdaten-Erzeugungs-Schaltung 323 (321) konstruiert ist aus einem Register, welches Scannen durchführen kann, wird es möglich, ein Boundary-Scannen durch Überbrücken der Daten-Ausgabeschaltung 310 durchzuführen. Wenn ein Testtakt einer Testdaten-Erzeugungs-Schaltung 323 (321) unabhängig von der Daten-Ausgabeschaltung 310 zugeführt wird, wird es auch möglich, einen Test unabhängig von der Daten-Ausgabeschaltung 310 durchzuführen.
6 ist ein Blockdiagramm, welches eine fünfte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. Dort ist ein Beispiel einer Eingabeschaltung (Empfangsschaltung) gezeigt. In 6 (und in 7 bis 9) bezeichnet ein Bezugszeichen 20 eine Eingabeschaltung (welche in 1 jeder der Eingabeschaltungen 20-0 bis 20-18 entspricht, die jeweils ein BSR aufweisen), 210 bezeichnet eine Daten-Eingabeschaltung und 220 bezeichnet eine Testdaten-Eingabeschaltung. AI und /AI bezeichnen differentielle Eingabe-Anschlüsse (welche den AI0 bis AI18, die in 1 gezeigt sind, entsprechen).
Wie in 6 gezeigt ist, ist die Eingabeschaltung 20 konstruiert aus einer Daten-Eingabeschaltung 210 und einer Testdaten-Eingabeschaltung 220, welche parallel mit dieser Eingabeschaltung 210 verbunden ist. Die Daten-Eingabeschaltung 210 weist eine Si gnal-Verarbeitungs-Schaltung (Eingabesignal-Verarbeitungs-Schaltung) 211 und einen Dateneingabepuffer 212 auf. Die Testdaten-Eingabeschaltung 220 weist eine Testdaten-Verarbeitungs-Schaltung 221 und einen Testeingabepuffer 222 auf.
Daten, die von den differentiellen Eingabe-Anschlüssen AI und /AI der integrierten Halbleiter-Schaltungs-Vorrichtung eingegeben werden, werden in die Signal-Verarbeitungs-Schaltung 211 über den Dateneingabepuffer 212 eingegeben. Testdaten werden in die Testdaten-Verarbeitungs-Schaltung 221 über den Testeingabepuffer 222 eingegeben.
Das heißt, in der fünften Anordnung ist der Testeingabepuffer 222 mit den Eingabeknoten (den differentiellen Eingabe-Anschlüssen AI und /AI) des Dateneingabepuffers 212 verbunden, und zwar parallel zu dem Dateneingabepuffer 212.
7 ist ein Blockdiagramm, welches eine sechste Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. In der sechsten Anordnung ist einer der Eingänge (der positive Eingang) des differentiellen Testeingabepuffers 222 mit einem positiven Eingang des Dateneingabepuffers 212 verbunden. Der andere Eingang (ein negativer Eingang) des differentiellen Testeingabepuffers 222 ist mit einer Referenzspannung Vref verbunden, wodurch differentielle Testdaten empfangen werden, wie aus 7 im Vergleich zu 6 ersichtlich wird. Wenn die Testdaten-Verarbeitungs-Schaltung 221 aus einem Scan-Register konstruiert ist, ist es möglich, ein Boundary-Scannen an einem externen Anschluss der integrierten Halbleiter-Schaltungs-Vorrichtung (LSI-Chip) durchzuführen.
8 ist ein Blockdiagramm, welches eine siebte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. In der siebten Anordnung sind SSD-Protektoren 231 und 232 zwischen Eingabeknoten AI bzw. /AI und einem Testeingabepuffer 222 eingefügt, wie aus 8 in Vergleich zu 6 ersichtlich ist.
In der siebten Anordnung wird es basierend auf der Bereitstellung der SSD-Protektoren 231 uns 232 zwischen den Eingabeknoten AI und /AI und dem Testeingabepuffer 222 möglich, die ESD-Beständigkeits-Charakteristika in der Testschaltung zu verbessern.
9 ist ein Blockdiagramm, welches eine achte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert.
Wie in 9 gezeigt ist, weist in der achten Anordnung eine Signal-Verarbeitungs-Schaltung 213 in einer Daten-Eingabeschaltung 210 eine Demultiplexer-Funktion (n:1 DEMUX) auf zum Konvertieren von seriellen Daten in n-bit parallele Daten. Ferner verarbeitet eine Testdaten-Verarbeitungs-Schaltung 223 in einer Testdaten-Eingabeschaltung 220 auch Testdaten in einer Reihenfolge ähnlich zu derjenigen der Daten-Eingabeschaltung 210.
Wenn die Testdaten-Verarbeitungs-Schaltung 223 (221) aus einem Register konstruiert ist, welches Scannen durchführen kann, ist es möglich, ein Boundary-Scannen durch Überbrücken der Daten-Eingabeschaltung 210 durchzuführen. Wenn ein Testtakt der Testdaten-Verarbeitungs-Schaltung 223 (221) unabhängig von der Daten-Eingabeschaltung 210 zugeführt wird, wird es auch möglich, einen Test unabhängig von der Daten-Eingabeschaltung 210 durchzuführen.
10 ist ein Blockschaltungsdiagramm, welches eine neunte Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. Dort ist ein Boundary-Scan-Register (Testdaten-Eingabeschaltung) 220, welches einem differentiellen Eingang entspricht, gezeigt. In 10 bezeichnet ein Bezugszeichen 224 einen differentiellen Leseverstärker (Testeingabepuffer), 225 bezeichnet eine Testdaten-Verarbeitungs-Schaltung und 240 eine Durchlass-Gatter-Schaltung.
Wie in 10 gezeigt ist, umfasst in der neunten Anordnung die Testdaten-Eingabeschaltung 220 den differentiellen Leseverstärker 224 und die Testdaten-Verarbeitungs-Schaltung 225, welche konstruiert ist aus einem Multiplexer 2251 und einem Flip-Flop 2252. Die Durchlass-Gatter-Schaltung 240, welche basierend auf einem Testmodus-Signal TEST-MODE gesteuert wird, ist zwischen differentiellen Eingabe-Anschlüssen AI und /AI und Eingängen des differentiellen Leseverstärkers 224 eingefügt. Bezugszeichen BSRI und /BSRI bezeichnen differentielle Boundary-Scan-Register-Eingabesignale (Eingabe-Anschluss: Boundary-Scan-Register-Eingang). Die Daten-Eingabeschaltung 210 ist konstruiert aus einem Dateneingabepuffer 212 und einer Signal-Verarbeitungs-Schaltung 213, welche eine Demultiplexer-Funktion aufweist.
Die Durchlass-Gatter-Schaltung 240 ist konstruiert aus zwei p-Kanal-MOS-Transistoren (pMOS-Transistoren) 241 und 242 und einem Inverter 243, um eine Anschalt-/Ausschalt-Steuerung der pMOS-Transistoren (Durchlass-Gatter) 241 und 242 gemäß dem Testmodus-Signal TEST-MODE durchzuführen.
In der neunten Anordnung wird der differentielle Leseverstärker (Testeingabepuffer) 224 basierend auf einem Testmodus-Signal TEST-MODE (Boundary-Scan-Testsignal BSTEST) gesteuert. In die Testdaten-Eingabeschaltung 220 wird ein Testdaten-Eingabesignal (TDI), ein Schiebe-Daten-Register-Signal (SDR) und ein Erfassungs-Daten-Register-Signal (CDR) eingegeben, und es wird ein Testdaten-Ausgabesignal (TDO) ausgegeben.
In der neunten Anordnung wird die Testdaten-Eingabeschaltung 220 komplett von dem Inneren separiert und weist eine einfache Struktur auf, um eine Testschaltung bereitzustellen, welche auf die Überprüfung einer Verbindung mit einer externen Schaltung begrenzt ist.
11 ist ein Blockschaltungsdiagramm, welches eine erste Ausführungsform der vorliegenden Erfindung zeigt. Dort ist ein Boundary-Scan-Register (Testdaten-Ausgabeschaltung) 320 gezeigt, welches einem differentiellen Ausgang entspricht. In 11 bezeichnet ein Bezugszeichen 324 einen Leseverstärker (Testausgabepuffer), und 325 bezeichnet eine Testdaten-Erzeugungs-Schaltung.
In der ersten Ausführungsform wird der Leseverstärker (Testausgabepuffer) 324 zum Ausgeben eines differentiellen Signals an die Testdaten-Ausgabeschaltung 320 bereitgestellt, um es möglich zu machen, ein differentielles Ausgabesignal auszugeben.
Die Testdaten-Erzeugungs-Schaltung 325 ist konstruiert aus einem Inverter 3251, einem Signalspeicher 3252 und einem Flip-Flop 3253. Die Daten-Ausgabeschaltung 310 ist konstruiert aus einer Signal-Verarbeitungs-Schaltung 313, welche eine Multiplexer-Funktion aufweist, einem Daten-Ausgabepuffer 314 und einem Inverter 315.
Der Testausgabepuffer 324 wird mit einem Testmodus-Signal TEST-MODE gespeist, und der Daten-Ausgabepuffer 314 wird mit einem Testmodus-Signal TEST-MODE gespeist, dessen Pegel durch den Inverter 315 invertiert worden ist. Sowohl der Testausgabepuffer 324 als auch der Daten-Ausgabepuffer 314 werden derart gesteuert, dass nur einer dieser Puffer aktiv wird, und zwar gemäß dem Testmodus-Signal TEST-MODE. Das heißt, um eine solche Situation zu vermeiden, dass die Testdaten von der Testdaten-Ausgabeschaltung 320 mit den Daten von der Daten-Ausgabeschaltung (Treiber) 310 kollidieren, wird wie folgt gesteuert. Der Testausgabepuffer 324 und der Daten-Ausgabepuffer 314 werden derart gesteuert, dass nur einer dieser Puffer basierend auf dem Testmodus-Signal TEST-MODE angeschaltet wird.
In der ersten Ausführungsform empfängt die Testdaten-Erzeugungs-Schaltung 325 auch ein Testdaten-Eingabesignal (TDI), ein Erfassungs-Daten-Register-Signal (CDR) und ein Aktualisierungs-Daten-Register-Signal (UDR), und sie gibt ein Testdaten-Ausgabesignal (TDO) aus.
In der ersten Ausführungsform ist die Testdaten-Ausgabeschaltung 320 komplett separiert vom Inneren, und sie weist eine einfache Struktur auf, um eine Testschaltung bereitzustellen, welche auf die Überprüfung einer Verbindung mit einer externen Schaltung beschränkt ist.
12 ist ein Blockschaltungsdiagramm, welches eine zehnten Anordnung einer Testschaltung zeigt, die nicht direkt die Erfindung verkörpert. In 12 bezeichnet ein Bezugszeichen 3140 einen Treiber (Daten-Ausgabepuffer) und 3160 bezeichnet einen Abschlusswiderstands-Abschnitt.
Das Verfahren der ersten Ausführungsform erfordert die Verwendung eines Transistors mit einer großen Größe, um die Antriebskapazität des Ausgabesignals zu erhöhen. Dies weist die Gefahr der Verminderung der Leistung einer Hochgeschwindigkeits-Datenübertragung aufgrund der erhöhten Last auf. Um dieses Problem zu vermeiden, wird in der zehnten Anordnung das Innere der Daten-Ausgabeschaltung 310 (der Treiber und der Abschlusswiderstands-Abschnitt) durch die Verwendung eines Single-End-Signals SS als ein Signal von der Testdaten-Ausgabeschaltung 320 gesteuert. Basierend darauf wird ein differentielles Signal, welches den Übertragungsdaten von dem Boundary-Scan-Register BSR (dem Ausgabesignal SS der Testdaten-Ausgabeschaltung 320) entspricht, nach Außen abgegeben. Das heißt, gemäß der zehnten Anordnung ist es möglich, eine Verminderung der Leistung der Hochgeschwindigkeits-Datenübertragung zu verhindern, da es keinen Einfluss von einer Last gibt.
Wie in 12 gezeigt ist, ist in der zehnten Anordnung die Testdaten-Erzeugungs-Schaltung 326 (die Testdaten-Ausgabeschaltung 320) konstruiert aus einem Inverter 3261, einem Signalspeicher 3262 und einem Flip-Flop 3263. Die Daten-Ausgabeschaltung 310 ist konstruiert aus einer Signal-Verarbeitungs-Schaltung 313, welche eine Multiplexer-Funktion aufweist, einem Treiber (Daten-Ausgabepuffer) 3140 und einem Abschlusswiderstands-Abschnitt 3160.
Ein Single-End-Ausgabesignal des Signalspeichers 3262 wird dem Treiber 3140 zugeführt, um diesen Treiber zu steuern. Differentielle Ausgabe-Anschlüsse XO und /XO sind mit Abschlusswiderständen 3161 und 3162 versehen.
13 ist ein Blockschaltungsdiagramm, welches eine zweite Ausführungsform einer Testschaltung betreffend die vorliegende Erfindung zeigt. Dort ist ein Beispiel einer detaillierten Struktur der in 12 gezeigten zehnten Anordnung gezeigt.
Wie in 13 gezeigt ist, ist in der zweiten Ausführungsform ein Treiber 3140 konstruiert aus Selektoren 3141 und 3142, einem Inverter 3143, OR-Gatter 3144 bis 3146 und Ausgabe-Transistoren (nMOS-Transistoren) 3140a und 3140b. Ein Bezugszeichen PDX bezeichnet ein Leistungs-Abschaltsignal. Dieses Signal ist normalerweise auf dem hohen Pegel "H" und springt auf einen niedrigen Pegel "L", wenn die Leistung abgeschaltet ist. Ein Testmodus-Signal TEST-MODE ist normalerweise auf einem niedrigen Pegel "L" und springt auf den hohen Pegel "H" in einem Testmodus.
Wie in 13 gezeigt ist, ist in der zweiten Ausführungsform ein Abschlusswiderstand 3161 konstruiert aus pMOS-Transistoren 31611 und 31612, welche parallel verbunden sind, und ein Abschlusswiderstand 3162 ist konstruiert aus pMOS-Transistoren 31621 und 31622, welche parallel verbunden sind. Eine Ausgabe des Selektors 3141 wird einem Gate des Transistors 31611 zugeführt, und eine Ausgabe des Selektors 3142 wird einem Gate des Transistors 31621 zugeführt. Einer der Eingänge (0-Eingang) der Selektoren 3141 bzw. 3142 wird mit einem Leistungs-Abschaltsignal PDX gespeist. Der andere Eingang (1-Eingang) des Selektors 3141 wird mit einem Single-End-Ausgabesignal SS der Testdaten-Ausgabeschaltung 320 (der Testdaten-Erzeugungs-Schaltung 326) gespeist. Der andere Eingang (1-Eingang) des Selektors 3142 wird mit einem Ausgabesignal SS der Testdaten-Ausgabeschaltung 320 gespeist, dessen Pegel durch den Inverter 3143 invertiert wurde. Sowohl der Selektor 3141 als auch der Selektor 3142 werden basierend auf dem Testmodus-Signal TEST-MODE gesteuert.
Wenn das Testmodus-Signal TEST-MODE auf dem niedrigen Pegel "L" (Normalzeit) ist, werden die Gates die Transistoren 31611 und 31621 mit dem Leistungs-Abschaltsignal PDX gespeist. Diese Transistoren 31611 und 31621 sind beide während einer Normal-Periode ausgeschaltet, und sie werden beide angeschaltet, wenn die Leistung abgeschaltet ist. Während eines Tests (während eines JTAG-Tests) springt das Testmodus-Signal TEST-MODE auf den hohen Pegel "H", und Signale SS bzw. /SS werden den Gates der Transistoren 31611 bzw. 31621 zugeführt. Einer der Transistoren 31611 und 31621 wird angeschaltet und der andere wird abgeschaltet, und zwar gemäß dem Single-End-Ausgabesignal SS der Testdaten-Ausgabeschaltung 320 (der Testdaten-Erzeugungs-Schaltung 326).
Ein Gate des Ausgabe-Transistors 3140a wird mit einer Ausgabe des OR-Gates 3145 gespeist, und ein Gate des Ausgabe-Transistors 3140b wird mit einer Ausgabe eines OR-Gates 3146 gespeist. Das OR-Gate 3145 wird mit einem Ausgabesignal DATA einer positiven Logik eines Vortreibers und einer Ausgabe des OR-Gates 3144 gespeist. Das OR-Gate 3146 wird mit einem Ausgabesignal /DATA einer negativen Logik eines Vortreibers und einer Ausgabe des OR-Gates 3144 gespeist. Das OR-Gate 3144 wird mit dem Testmodus-Signal TEST-MODE an seinem positiven logischen Eingang gespeist, und es wird mit einem Leistungs-Abschaltsignal PDX an seinem negativen logischen Eingang gespeist. Deshalb sind während eines Testmodus (wenn das Testmodus-Signal TESTMODE auf dem hohen Pegel "H" ist) beide Ausgabe-Transistoren 3140a und 3140b angeschaltet. Wenn die Leistung abgeschaltet ist (wenn das Leistungs-Abschaltsignal PDX auf dem niedrigen Pegel "L" ist) sind beide Ausgabe-Transistoren 3140a und 3140b auch angeschaltet.
Wie oben erklärt wurde, werden gemäß einer Ausführungsform der zweiten Ausführungsform die Abschlusswiderstände (pMOS-Transistoren) 3161 und 3162 basierend auf dem Ausgabesignal der Testdaten-Ausgabeschaltung 320 (Transmissionsdaten des Boundary-Scan-Widerstands BSR) gesteuert. Eine Potentialdifferenz der differentiellen Ausgabe-Anschlüsse XO und /XO wird basierend auf dieser Steuerung eingestellt. Als Ergebnis ist es in der zweiten Ausführungsform möglich, eine Verminderung der Leistung der Hochgeschwindigkeits-Datenübertragung zu verhindern, und zwar ohne den Einfluss der Last.
14 ist ein Blockschaltungsdiagramm, welches eine dritte Ausführungsform einer Testschaltung betreffend die vorliegende Erfindung zeigt. Dort ist ein anderes Beispiel einer detaillierten Struktur der in 12 gezeigten zehnten Anordnung gezeigt.
Wie in 14 gezeigt ist, ist in der dritten Ausführungsform ein Treiber 3140 konstruiert aus Selektoren 3141 und 3142, einem Inverter 3143, Ausgabewiderständen (nMOS-Transistoren) 3140a und 3140b, OR-Gattern 3151 und 3152, AND-Gattern 3153 bis 3156 und nMOS-Transistoren 3157 und 3158.
Gemäß der dritten Ausführungsform sind die Ausgabe-Transistoren 3140a und 3140b, welche während eines Testmodus angeschaltet sind (wenn das Testmodus-Signal TEST-MODE auf dem hohen Pegel "H" ist), in der zwölften Ausführungsform während des Testmodus abgeschaltet. Ferner werden in der dritten Ausführungs form die nMOS-Transistoren 3157 und 3158 entsprechend den differentiellen Ausgabe-Anschlüssen XO bzw. /XO bereitgestellt. Diese Transistoren 3157 und 3158 werden derart gesteuert, dass sie angeschaltet sind, wenn pMOS-Transistoren 31611 und 31621 eines Abschlusswiderstands-Abschnitts 3160 jeweils ausgeschaltet sind. Eine Potentialdifferenz der differentiellen Ausgabe-Anschlüsse XO und /XO wird basierend auf dieser Steuerung eingestellt. Als Ergebnis ist es in der dreizehnten Ausführungsform auch möglich, eine Verminderung der Leistung der Hochgeschwindigkeits-Datenübertragung ohne den Einfluss einer Last zu verhindern.
Wie oben im Detail beschrieben wurde, ist es gemäß einer Ausführungsform der vorliegenden Erfindung möglich, eine Testschaltung zu schaffen, welche in der Lage ist, effektiv eine Verifikation einer Verbindung von Knoten zwischen LSIs durchzuführen, welche differentielle Hochgeschwindigkeits-Signale verarbeiten, sowie eine integrierte Halbleiter-Schaltungs-Vorrichtung zu schaffen, auf welche diese Testschaltung angewendet wird.
Viele verschiedene Ausführungsformen der vorliegenden Erfindung können konstruiert werden, ohne von dem Schutzbereich der vorliegenden Erfindung, wie er in den beigefügten Ansprüchen definiert ist, abzuweichen.

Claims

Integrierte Halbleiterschaltungsvorrichtung (31) mit einer Testschaltung (320), die betreibbar ist, um eine Verifikation eines Verbindungsknotens (XO & /XO) zum Ausgeben eines Signals zu testen, welche Testschaltung umfaßt: eine interne Schaltung (313), die zum Ausgeben eines Signals betreibbar ist, eine Testdaten-Generierschaltung (325), die betreibbar ist, um Single-End-Testdaten zu generieren, um die Verifkation auszuführen, und eine Selektorschaltung (314, 315, 324), die betreibbar ist, um die Single-End-Testdaten oder das Signal der internen Schaltung zu selektieren, basierend auf einem Testmodensignal, welche Selektorschaltung ferner betreibbar ist, um die selektierten Daten oder das Signal zu einem differentielles Signal zu konvertieren und das differentielles Signal auszugeben.
Integrierte Halbleiterschaltungvorrichtung nach Anspruch 1, wobei der Verbindungsknoten ein erster Verbindungsknoten ist, die integrierte Halbleiterschaltungsvorrichtung ferner betreibbar ist, eine Verifikation eines zweiten Verbindungsknotens (AI & /AI) zum Eingeben eines Signals durchzuführen, ferner mit: einem Dateneingabepuffer (212) der betreibbar ist, Daten zu empfangen, die in den zweiten Verbindungsknoten eingegeben werden, einem Dateneingabepuffer (222), der mit dem zweiten Verbindungsknoten verbunden ist und betreibbar ist, um Testdaten zu empfangen, die in den zweiten Verbindungsknoten eingegeben werden, und eine Testdatenverarbeitungsschaltung (221), die betreibbar ist, die empfangenen Testdaten zu verarbeiten.
Integrierte Halbleiterschaltungvorrichtung nach Anspruch 2, wobei das Eingabesignal ein differentielles Signal ist.
Integrierte Halbleiterschaltungvorrichtung nach Anspruch 2 oder 3, ferner mit SSD-Protektoren, die mit dem zweiten Verbindungsknoten verbunden sind.
Integrierte Halbleiterschaltungvorrichtung nach Anspruch 3. ferner mit: einer Konvertierungsschaltung (212), die betreibbar ist, das eingegebene differentielles Signal in ein Single-End-Signal zu konvertieren, und eine Datenverarbeitungsschaltung (211), die betreibbar ist, das Single-End-Signal zu verarbeiten.
Integrierte Halbleiterschaltungvorrichtung nach einem der Ansprüche 2 bis 5, wobei die Testdatenverarbeitungsvorrichtung (221) wenigstens eine Flipflopschaltung umfaßt.
Integrierte Halbleiterschaltungvorrichtung nach einem der Ansprüche 2-6, ferner mit einer Testdatengenerierschaltung (323), die eine Schaltung umfaßt, die eine Registerfunktion hat, die ein Scannen durchführen kann.