JP2003078020A - 試験回路および半導体集積回路装置 - Google Patents
試験回路および半導体集積回路装置Info
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】 高速の差動信号を扱うＬＳＩ間等において
は、一般的なバウンダリスキャンレジスタを用いたＪＴ
ＡＧ試験が困難であった。 【解決手段】 信号を出力する出力回路３１を有する装
置に内蔵され、該装置の接続ノードＸＯ，／ＸＯの検証
を行う試験回路であって、前記出力回路の出力ノードの
接続検証を行うための試験データを発生する試験データ
発生回路３２１と、前記出力ノードに対して並列に接続
され、前記試験データ発生回路からの試験データを受け
取って該出力ノードに出力する試験用出力バッファ３２
２と、を備えるように構成する。
は、一般的なバウンダリスキャンレジスタを用いたＪＴ
ＡＧ試験が困難であった。 【解決手段】 信号を出力する出力回路３１を有する装
置に内蔵され、該装置の接続ノードＸＯ，／ＸＯの検証
を行う試験回路であって、前記出力回路の出力ノードの
接続検証を行うための試験データを発生する試験データ
発生回路３２１と、前記出力ノードに対して並列に接続
され、前記試験データ発生回路からの試験データを受け
取って該出力ノードに出力する試験用出力バッファ３２
２と、を備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ（Large Scal
e Integration Circuit)間、或いは、装置間において高
速に信号の送信および受信を行う信号伝送システムのテ
スト技術に関し、特に、ノードの接続検証を実施する試
験回路および半導体集積回路装置に関する。
e Integration Circuit)間、或いは、装置間において高
速に信号の送信および受信を行う信号伝送システムのテ
スト技術に関し、特に、ノードの接続検証を実施する試
験回路および半導体集積回路装置に関する。
【０００２】近年、ＬＳＩの高速動作に伴って、ＬＳＩ
間や複数のＬＳＩで構成した装置間の信号伝送として、
大容量の信号伝送を高速に行うことが必要とされてい
る。例えば、ネットワークインフラ向けのソリューショ
ンでは、ギガビットの高速伝送が要求されるようにな
り、「ギガビットＳＥＲＤＥＳ（Serializer and Deser
ializer）」といったデバイスが注目されるようになっ
て来ている。しかしながら、このような極めて高速のＬ
ＳＩ間等においては、一般的なバウンダリスキャンレジ
スタを用いたＪＴＡＧ（Joint Test Action Group）試
験が困難であり、ノードの接続検証を実施する有効な試
験回路および半導体集積回路装置の提供が要望されてい
る。
間や複数のＬＳＩで構成した装置間の信号伝送として、
大容量の信号伝送を高速に行うことが必要とされてい
る。例えば、ネットワークインフラ向けのソリューショ
ンでは、ギガビットの高速伝送が要求されるようにな
り、「ギガビットＳＥＲＤＥＳ（Serializer and Deser
ializer）」といったデバイスが注目されるようになっ
て来ている。しかしながら、このような極めて高速のＬ
ＳＩ間等においては、一般的なバウンダリスキャンレジ
スタを用いたＪＴＡＧ（Joint Test Action Group）試
験が困難であり、ノードの接続検証を実施する有効な試
験回路および半導体集積回路装置の提供が要望されてい
る。
【０００３】
【従来の技術】近年、コンピュータやその他の情報処理
機器を構成する部品の性能は大きく向上し、それに伴っ
て各ＬＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩ
で構成した装置間においても、高速な信号の送信および
受信を行うことが必要となって来ている。
機器を構成する部品の性能は大きく向上し、それに伴っ
て各ＬＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩ
で構成した装置間においても、高速な信号の送信および
受信を行うことが必要となって来ている。
【０００４】従来、例えば、数十ＭＨｚ程度の比較的低
速なデータ転送には、ＴＴＬ等のシングルエンド方式
（１本の信号線でデータを伝送する方式）が使用されて
いた。しかしながら、このシングルエンド方式は、外来
ノイズを受けやすいことや伝送距離が短いといった欠点
があり、さらに、ＥＭＩ（Electro Magnetic Interfac
e：電磁輻射ノイズ）が発生しやすいことが問題となっ
ていた。
速なデータ転送には、ＴＴＬ等のシングルエンド方式
（１本の信号線でデータを伝送する方式）が使用されて
いた。しかしながら、このシングルエンド方式は、外来
ノイズを受けやすいことや伝送距離が短いといった欠点
があり、さらに、ＥＭＩ（Electro Magnetic Interfac
e：電磁輻射ノイズ）が発生しやすいことが問題となっ
ていた。
【０００５】このように、シングルエンド方式は上記の
ような問題を抱えているため、高速伝送に対応した送受
信端子には、ＰＣＭＬ（Pseudo-Current Mode Logic）
方式やＬＶＤＳ（Low Voltage Differential Signalin
g）方式といった差動信号（相補信号）を使用するもの
の適用が主流となって来ている。これらの方式は、２本
の信号線を使用して小振幅の差動信号でデータを伝送す
るもので、シングルエンド方式に比べて、ＥＭＩを約５
分の１に低減し、また、２本の差動信号線間でノイズを
打ち消すことができるため、数十ｍの距離を伝送するこ
とができ、さらに、小振幅であるため、クロストークを
抑制することも可能である。
ような問題を抱えているため、高速伝送に対応した送受
信端子には、ＰＣＭＬ（Pseudo-Current Mode Logic）
方式やＬＶＤＳ（Low Voltage Differential Signalin
g）方式といった差動信号（相補信号）を使用するもの
の適用が主流となって来ている。これらの方式は、２本
の信号線を使用して小振幅の差動信号でデータを伝送す
るもので、シングルエンド方式に比べて、ＥＭＩを約５
分の１に低減し、また、２本の差動信号線間でノイズを
打ち消すことができるため、数十ｍの距離を伝送するこ
とができ、さらに、小振幅であるため、クロストークを
抑制することも可能である。
【０００６】ところで、高速伝送を実現する送受信回路
（出力回路および入力回路）を組み込んだシステムを考
えた時、そのテスト方法についても注目しなければなら
ない。一般に、プリント基板内部での各信号の接続状況
を確認するには、ＪＴＡＧ（Joint Test Action Grou
p）試験（バウンダリスキャンテスト）が行われてい
る。すなわち、電子部品の軽薄短小化やパッケージ技術
の進歩により、ＪＴＡＧによるインサーキットテストが
標準の技術として確立されている。
（出力回路および入力回路）を組み込んだシステムを考
えた時、そのテスト方法についても注目しなければなら
ない。一般に、プリント基板内部での各信号の接続状況
を確認するには、ＪＴＡＧ（Joint Test Action Grou
p）試験（バウンダリスキャンテスト）が行われてい
る。すなわち、電子部品の軽薄短小化やパッケージ技術
の進歩により、ＪＴＡＧによるインサーキットテストが
標準の技術として確立されている。
【０００７】ここで、バウンダリスキャン（Boundary S
can）とは、ターゲットとなる半導体集積回路装置（Ｌ
ＳＩ）とデータの遣り取りをするためのアーキテクチャ
であり、ＬＳＩの内部にバウンダリスキャン用のメカニ
ズムを組み込むようになっている。すなわち、ＬＳＩ内
部のコアと各ピンとの間にテストプローブと等価な働き
をするバウンダリスキャンセルを設け、これを結合して
シフトレジスタを構成し、このシフトレジスタを制御し
てテスト（ボードテスト等）を行うようになっている。
can）とは、ターゲットとなる半導体集積回路装置（Ｌ
ＳＩ）とデータの遣り取りをするためのアーキテクチャ
であり、ＬＳＩの内部にバウンダリスキャン用のメカニ
ズムを組み込むようになっている。すなわち、ＬＳＩ内
部のコアと各ピンとの間にテストプローブと等価な働き
をするバウンダリスキャンセルを設け、これを結合して
シフトレジスタを構成し、このシフトレジスタを制御し
てテスト（ボードテスト等）を行うようになっている。
【０００８】しかしながら、現状では、送受信回路を組
み込んだシステムにおいて、ＰＣＭＬ方式やＬＶＤＳ方
式といった差動端子を考慮したＪＴＡＧ試験の事例がな
く、ＢＳＲ（Boundary Scan Register：バウンダリスキ
ャンレジスタ）の挿入やテスト方法についての技術が確
立されていない状況にある。送信側におけるＢＳＲなど
の試験回路は送信回路（出力回路）の入力段に接続さ
れ、試験回路から出力回路を通して試験用のデータが送
信される。一方、受信側における試験回路は受信回路
（入力回路）の出力段に接続され、入力回路を通して試
験用データを受け取るようになっている。
み込んだシステムにおいて、ＰＣＭＬ方式やＬＶＤＳ方
式といった差動端子を考慮したＪＴＡＧ試験の事例がな
く、ＢＳＲ（Boundary Scan Register：バウンダリスキ
ャンレジスタ）の挿入やテスト方法についての技術が確
立されていない状況にある。送信側におけるＢＳＲなど
の試験回路は送信回路（出力回路）の入力段に接続さ
れ、試験回路から出力回路を通して試験用のデータが送
信される。一方、受信側における試験回路は受信回路
（入力回路）の出力段に接続され、入力回路を通して試
験用データを受け取るようになっている。
【０００９】
【発明が解決しようとする課題】上述したように、ＬＳ
Ｉチップの動作試験、或いは、パッケージやパッケージ
を搭載するボードの接続試験（ボードテスト）を行うた
めには、バンダリスキャンなどによる試験が必要とな
る。この場合、送受信回路を組み込んだシステムと外部
回路との接続確認の際に、シングルエンド端子と差動端
子とに分けてテストを行うことは非効率的である。
Ｉチップの動作試験、或いは、パッケージやパッケージ
を搭載するボードの接続試験（ボードテスト）を行うた
めには、バンダリスキャンなどによる試験が必要とな
る。この場合、送受信回路を組み込んだシステムと外部
回路との接続確認の際に、シングルエンド端子と差動端
子とに分けてテストを行うことは非効率的である。
【００１０】シングルエンド端子と同様に差動端子もＪ
ＴＡＧ試験が可能となれば、１つのフローの中でテスト
が可能となり、テストの時間短縮や効率化につながる。
この場合、試験用データが出力回路から送信側端子へ出
力される必要があり、一方、入力回路では受信端子から
入力される試験データを受信する必要がある。
ＴＡＧ試験が可能となれば、１つのフローの中でテスト
が可能となり、テストの時間短縮や効率化につながる。
この場合、試験用データが出力回路から送信側端子へ出
力される必要があり、一方、入力回路では受信端子から
入力される試験データを受信する必要がある。
【００１１】しかしながら、高速で動作するシリアル−
パラレル変換などの信号処理回路と送信回路（出力回
路）或いは受信回路（入力回路）とが接続されている場
合、送信或いは入力回路と信号処理回路との間にＢＳＲ
（バウンダリスキャンレジスタ）などの試験回路を挿入
することは性能の低下を招く要因になる。また、差動出
力および差動入力の場合、従来のＢＳＲを端子に付ける
ことは不可能である。
パラレル変換などの信号処理回路と送信回路（出力回
路）或いは受信回路（入力回路）とが接続されている場
合、送信或いは入力回路と信号処理回路との間にＢＳＲ
（バウンダリスキャンレジスタ）などの試験回路を挿入
することは性能の低下を招く要因になる。また、差動出
力および差動入力の場合、従来のＢＳＲを端子に付ける
ことは不可能である。
【００１２】本発明は、上述した従来の試験回路に鑑
み、ノードの接続検証を実施する有効な試験回路および
半導体集積回路装置の提供を目的とする。
み、ノードの接続検証を実施する有効な試験回路および
半導体集積回路装置の提供を目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の形態によ
れば、信号を出力する出力回路を有する装置に内蔵さ
れ、該装置の接続ノードの検証を行う試験回路であっ
て、前記出力回路の出力ノードの接続検証を行うための
試験データを発生する試験データ発生回路と、前記出力
ノードに対して並列に接続され、前記試験データ発生回
路からの試験データを受け取って該出力ノードに出力す
る試験用出力バッファと、を備えることを特徴とする試
験回路が提供される。
れば、信号を出力する出力回路を有する装置に内蔵さ
れ、該装置の接続ノードの検証を行う試験回路であっ
て、前記出力回路の出力ノードの接続検証を行うための
試験データを発生する試験データ発生回路と、前記出力
ノードに対して並列に接続され、前記試験データ発生回
路からの試験データを受け取って該出力ノードに出力す
る試験用出力バッファと、を備えることを特徴とする試
験回路が提供される。
【００１４】本発明の第２の形態によれば、信号を送信
する出力回路、および、ノードの接続検証を行う試験回
路を有する半導体集積回路装置であって、該試験回路
は、前記出力回路の出力ノードの接続検証を行うための
試験データを発生する試験データ発生回路と、前記出力
ノードに対して並列に接続され、前記試験データ発生回
路からの試験データを受け取って該出力ノードに出力す
る試験用出力バッファと、を備えることを特徴とする半
導体集積回路装置が提供される。
する出力回路、および、ノードの接続検証を行う試験回
路を有する半導体集積回路装置であって、該試験回路
は、前記出力回路の出力ノードの接続検証を行うための
試験データを発生する試験データ発生回路と、前記出力
ノードに対して並列に接続され、前記試験データ発生回
路からの試験データを受け取って該出力ノードに出力す
る試験用出力バッファと、を備えることを特徴とする半
導体集積回路装置が提供される。
【００１５】本発明によれば、送信側においては、試験
データを発生する試験データ発生回路と、この試験デー
タ発生回路の出力試験データを差動出力信号に変換する
回路の出力（例えば、差動出力）を、本来のデータ出力
回路と並列に出力端子に接続する。また、受信側におい
ては、例えば、差動信号として送られてくる試験データ
を受信する入力回路（受信回路）と受信した試験データ
を処理する試験データ処理回路を、本来のデータを受信
する入力回路と並列に受信端子に接続する。
データを発生する試験データ発生回路と、この試験デー
タ発生回路の出力試験データを差動出力信号に変換する
回路の出力（例えば、差動出力）を、本来のデータ出力
回路と並列に出力端子に接続する。また、受信側におい
ては、例えば、差動信号として送られてくる試験データ
を受信する入力回路（受信回路）と受信した試験データ
を処理する試験データ処理回路を、本来のデータを受信
する入力回路と並列に受信端子に接続する。
【００１６】さらに、差動入力端子においては、ＢＳＲ
が受信データ（差動信号）を受け取ることができるよう
に入力用ＢＳＲのデータ入力部分に差動センスアンプを
搭載する。また、高速データ転送の性能低下を防ぐため
に、差動入力端子とＢＳＲの間にパスゲートを挿入す
る。差動出力端子においては、ＢＳＲから送信されるデ
ータ（シングルエンド信号）によって、出力回路（送信
回路）内部を制御し、差動出力端子から送信データに相
応した差動信号を出力させる。
が受信データ（差動信号）を受け取ることができるよう
に入力用ＢＳＲのデータ入力部分に差動センスアンプを
搭載する。また、高速データ転送の性能低下を防ぐため
に、差動入力端子とＢＳＲの間にパスゲートを挿入す
る。差動出力端子においては、ＢＳＲから送信されるデ
ータ（シングルエンド信号）によって、出力回路（送信
回路）内部を制御し、差動出力端子から送信データに相
応した差動信号を出力させる。
【００１７】すなわち、本発明では、高速で動作するシ
リアル−パラレル変換などの信号処理回路と出力或いは
入力回路が接続されている場合、出力或いは入力回路と
信号処理回路の間に試験回路を挿入することは性能の低
下を招く要因となるため、本来のデータ入力回路（受信
回路）と並列に差動信号を受信データとして取り込むこ
とのできる試験回路を設ける。これにより、本来のデー
タ入力回路に試験回路を挿入する必要がなくなり、高速
データの受信における性能の低下を防ぐことが可能とな
る。
リアル−パラレル変換などの信号処理回路と出力或いは
入力回路が接続されている場合、出力或いは入力回路と
信号処理回路の間に試験回路を挿入することは性能の低
下を招く要因となるため、本来のデータ入力回路（受信
回路）と並列に差動信号を受信データとして取り込むこ
とのできる試験回路を設ける。これにより、本来のデー
タ入力回路に試験回路を挿入する必要がなくなり、高速
データの受信における性能の低下を防ぐことが可能とな
る。
【００１８】さらに、試験回路と差動入力端子の間に、
例えば、パスゲートを設けることにより、高速データ転
送時の試験回路と入力回路の干渉を防いで性能低下を防
止することが可能となる。同様に、本来のデータ出力回
路と並列に試験回路および試験用のデータ出力回路を設
けることにより、本来のデータ出力回路に試験回路を挿
入する必要がなくなり、高速データの送信における性能
低下を防止することが可能となる。
例えば、パスゲートを設けることにより、高速データ転
送時の試験回路と入力回路の干渉を防いで性能低下を防
止することが可能となる。同様に、本来のデータ出力回
路と並列に試験回路および試験用のデータ出力回路を設
けることにより、本来のデータ出力回路に試験回路を挿
入する必要がなくなり、高速データの送信における性能
低下を防止することが可能となる。
【００１９】なお、差動出力端子にパスゲートを介して
試験回路を接続することも可能であるが、このような差
動出力端子にパスゲートを介して直接試験回路を接続す
る手法では、駆動能力を上げるためにトランジスタのサ
イズが大きくなると共に、負荷も大きくなり、高速デー
タ転送の性能の低下を防ぐことはできない。すなわち、
ギガビットの高速動作を要求されるような出力回路の場
合には、対応が困難になる恐れがある。そこで、送信側
においては、試験回路から送信するデータ（シングル信
号）を利用して、出力回路内部の制御を行うことによっ
て、試験回路の送信データに相応した差動信号を外部に
出力させ、これにより、高速データ転送の性能低下を防
ぐことが可能となる。
試験回路を接続することも可能であるが、このような差
動出力端子にパスゲートを介して直接試験回路を接続す
る手法では、駆動能力を上げるためにトランジスタのサ
イズが大きくなると共に、負荷も大きくなり、高速デー
タ転送の性能の低下を防ぐことはできない。すなわち、
ギガビットの高速動作を要求されるような出力回路の場
合には、対応が困難になる恐れがある。そこで、送信側
においては、試験回路から送信するデータ（シングル信
号）を利用して、出力回路内部の制御を行うことによっ
て、試験回路の送信データに相応した差動信号を外部に
出力させ、これにより、高速データ転送の性能低下を防
ぐことが可能となる。
【００２０】
【発明の実施の形態】以下、本発明に係る試験回路およ
び半導体集積回路装置の実施例を、添付図面を参照して
詳述する。
び半導体集積回路装置の実施例を、添付図面を参照して
詳述する。
【００２１】図１は本発明に係る試験回路が適用される
半導体集積回路装置の一例を示すブロック図である。図
１において、参照符号１はコア（コアロジック）、２は
差動の入力回路部（受信回路マクロ）、３は差動の出力
回路部（送信回路マクロ）、４はシングルエンド端子
部、そして、５はテスト制御回路を示している。
半導体集積回路装置の一例を示すブロック図である。図
１において、参照符号１はコア（コアロジック）、２は
差動の入力回路部（受信回路マクロ）、３は差動の出力
回路部（送信回路マクロ）、４はシングルエンド端子
部、そして、５はテスト制御回路を示している。
【００２２】入力回路部２は、差動の入力信号ＡＩ０〜
ＡＩ１８が入力されるＢＳＲ（バウンダリスキャンレジ
スタ）付きの入力回路（受信回路）２０−０〜２０−１
８を備え、その端子ＲＸ−ＴＤＩ（入力回路用ＴＤＩ）
はテスト制御回路５に接続され、そして、その端子ＲＸ
−ＴＤＯ（入力回路用ＴＤＯ）はシングルエンド端子部
４において入力信号ＡＩ１９が入力されるＢＳＲ４０−
１９に接続される。なお、ＢＳＲ付きの入力回路２０−
０〜２０−１８はマニュアルで挿入され、ＢＳＲ付きの
入力回路２０−０〜２０−１８の各実施例は、図面（図
６〜図１０）を参照して後に詳述する。
ＡＩ１８が入力されるＢＳＲ（バウンダリスキャンレジ
スタ）付きの入力回路（受信回路）２０−０〜２０−１
８を備え、その端子ＲＸ−ＴＤＩ（入力回路用ＴＤＩ）
はテスト制御回路５に接続され、そして、その端子ＲＸ
−ＴＤＯ（入力回路用ＴＤＯ）はシングルエンド端子部
４において入力信号ＡＩ１９が入力されるＢＳＲ４０−
１９に接続される。なお、ＢＳＲ付きの入力回路２０−
０〜２０−１８はマニュアルで挿入され、ＢＳＲ付きの
入力回路２０−０〜２０−１８の各実施例は、図面（図
６〜図１０）を参照して後に詳述する。
【００２３】出力回路部３は、差動の出力信号ＸＯ０〜
ＸＯ１８を出力するＢＳＲ付きの出力回路（送信回路）
３１−０〜３１−１８を備え、その端子ＴＸ−ＴＤＯ
（出力回路用ＴＤＯ）はテスト制御回路５に接続され、
そして、その端子ＴＸ−ＴＤＩ（出力回路用ＴＤＩ）は
シングルエンド端子部４において出力信号ＸＯ１９を出
力するＢＳＲ４１−１９に接続される。なお、ＢＳＲ付
きの出力回路３１−０〜３１−１８はマニュアルで挿入
され、ＢＳＲ付きの出力回路３１−０〜３１−１８の各
実施例は、図面（図２〜図５および図１１〜図１４）を
参照して後に詳述する。
ＸＯ１８を出力するＢＳＲ付きの出力回路（送信回路）
３１−０〜３１−１８を備え、その端子ＴＸ−ＴＤＯ
（出力回路用ＴＤＯ）はテスト制御回路５に接続され、
そして、その端子ＴＸ−ＴＤＩ（出力回路用ＴＤＩ）は
シングルエンド端子部４において出力信号ＸＯ１９を出
力するＢＳＲ４１−１９に接続される。なお、ＢＳＲ付
きの出力回路３１−０〜３１−１８はマニュアルで挿入
され、ＢＳＲ付きの出力回路３１−０〜３１−１８の各
実施例は、図面（図２〜図５および図１１〜図１４）を
参照して後に詳述する。
【００２４】シングルエンド端子部４は、シングルエン
ドの入力信号ＡＩ１９，ＡＩ２０，…が入力されるＢＳ
Ｒ４０−１９，４０−２０，…、および、シングルエン
ドの出力信号ＸＯ１９，ＸＯ２０，…を出力するＢＳＲ
４１−１９，４１−２０，…を備える。ここで、シング
ルエンド端子部４におけるＢＳＲは、例えば、従来のＪ
ＴＡＧデバイスと同様に自動で挿入される。
ドの入力信号ＡＩ１９，ＡＩ２０，…が入力されるＢＳ
Ｒ４０−１９，４０−２０，…、および、シングルエン
ドの出力信号ＸＯ１９，ＸＯ２０，…を出力するＢＳＲ
４１−１９，４１−２０，…を備える。ここで、シング
ルエンド端子部４におけるＢＳＲは、例えば、従来のＪ
ＴＡＧデバイスと同様に自動で挿入される。
【００２５】テスト制御回路（ＴＡＰコントローラ）５
には、端子ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴおよびＴ
ＤＯが接続されている。すなわち、半導体集積回路装置
（ＬＳＩ）は、従来のＪＴＡＧデバイスのように、ＴＡ
Ｐ（Test Access Port）と呼ばれるＴＤＩ、ＴＤＯ、Ｔ
ＭＳ、ＴＣＫおよびＴＲＳＴの５つの端子、並びに、テ
ストモード用の端子ＴＥＳＴ−ＭＯＤＥを備え、そこか
らデバイスに組み込まれたテスト制御回路５にアクセス
し、また、テストデータの入出力を行うようになってい
る。
には、端子ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴおよびＴ
ＤＯが接続されている。すなわち、半導体集積回路装置
（ＬＳＩ）は、従来のＪＴＡＧデバイスのように、ＴＡ
Ｐ（Test Access Port）と呼ばれるＴＤＩ、ＴＤＯ、Ｔ
ＭＳ、ＴＣＫおよびＴＲＳＴの５つの端子、並びに、テ
ストモード用の端子ＴＥＳＴ−ＭＯＤＥを備え、そこか
らデバイスに組み込まれたテスト制御回路５にアクセス
し、また、テストデータの入出力を行うようになってい
る。
【００２６】端子ＴＤＩ（Test Data Input)は、シリア
ルのテストデータ入力端子であり、この端子ＴＤＩから
データまたは命令を入力し、入力されたのが命令であれ
ば命令レジスタに転送され、また、入力されたのがデー
タであればデータレジスタに転送される。
ルのテストデータ入力端子であり、この端子ＴＤＩから
データまたは命令を入力し、入力されたのが命令であれ
ば命令レジスタに転送され、また、入力されたのがデー
タであればデータレジスタに転送される。
【００２７】端子ＴＤＯ（Test Data Output）は、端子
ＴＤＩから入力されたデータをバイパスし、或いは、命
令レジスタまたはデータレジスタの値を取り出すための
シリアルのテストデータ出力端子である。端子ＴＭＳ
（Test Mode Select）および端子ＴＣＫ（Test Clock）
は、ＪＴＡＧデバイスに内蔵されたテスト制御回路５を
制御するための信号で、データレジスタや命令レジス
タ、および、マルチプレクサ等を制御することによりバ
ウンダリスキャンアーキテクチャを実現する。
ＴＤＩから入力されたデータをバイパスし、或いは、命
令レジスタまたはデータレジスタの値を取り出すための
シリアルのテストデータ出力端子である。端子ＴＭＳ
（Test Mode Select）および端子ＴＣＫ（Test Clock）
は、ＪＴＡＧデバイスに内蔵されたテスト制御回路５を
制御するための信号で、データレジスタや命令レジス
タ、および、マルチプレクサ等を制御することによりバ
ウンダリスキャンアーキテクチャを実現する。
【００２８】なお、端子ＴＲＳＴ（Test Reset）は、テ
スト制御回路５を初期化するための信号であり、これは
オプションとして設定してもよい。
スト制御回路５を初期化するための信号であり、これは
オプションとして設定してもよい。
【００２９】このように、図１に示す半導体集積回路装
置は、差動入力端子および差動出力端子にＢＳＲを搭載
した送受信回路マクロを提供することによって、システ
ムレベルでのＪＴＡＧ試験が可能となる。ここで、シン
グルエンドの信号（シングル信号）の場合、ＢＳＲの挿
入方法はテスト合成ツール等による自動挿入が一般的に
なっているが、差動端子については、このようなツール
を用いての自動挿入はできない。そこで、各差動の送信
端子および各差動の受信端子は、ＢＳＲをマニュアルで
挿入しなければならないが、これをマクロとして提供
し、自動挿入されたシングルエンド端子のＢＳＲチェー
ンの中に組み込むことによって、単一のテスト制御回路
によるＪＴＡＧ試験が可能となる。なお、上記のＪＴＡ
Ｇ試験（バウンダリスキャンテスト）は、ボード上の結
線だけでなく、例えば、ケーブルを介した回路基板間や
筐体間における接続の確認を行うことも可能である。
置は、差動入力端子および差動出力端子にＢＳＲを搭載
した送受信回路マクロを提供することによって、システ
ムレベルでのＪＴＡＧ試験が可能となる。ここで、シン
グルエンドの信号（シングル信号）の場合、ＢＳＲの挿
入方法はテスト合成ツール等による自動挿入が一般的に
なっているが、差動端子については、このようなツール
を用いての自動挿入はできない。そこで、各差動の送信
端子および各差動の受信端子は、ＢＳＲをマニュアルで
挿入しなければならないが、これをマクロとして提供
し、自動挿入されたシングルエンド端子のＢＳＲチェー
ンの中に組み込むことによって、単一のテスト制御回路
によるＪＴＡＧ試験が可能となる。なお、上記のＪＴＡ
Ｇ試験（バウンダリスキャンテスト）は、ボード上の結
線だけでなく、例えば、ケーブルを介した回路基板間や
筐体間における接続の確認を行うことも可能である。
【００３０】図２は本発明に係る試験回路の第１実施例
を示すブロック図であり、出力回路（送信回路）の例を
示すものである。図２（図２〜図５）において、参照符
号３１は出力回路（図１における各ＢＳＲ付き出力回路
３１−０〜３１−１８に対応）、３１０はデータ出力回
路、そして、３２０は試験データ出力回路を示してい
る。なお、ＸＯ，／ＸＯは差動出力端子（図１における
各ＸＯ０〜ＸＯ１８に対応）を示している。
を示すブロック図であり、出力回路（送信回路）の例を
示すものである。図２（図２〜図５）において、参照符
号３１は出力回路（図１における各ＢＳＲ付き出力回路
３１−０〜３１−１８に対応）、３１０はデータ出力回
路、そして、３２０は試験データ出力回路を示してい
る。なお、ＸＯ，／ＸＯは差動出力端子（図１における
各ＸＯ０〜ＸＯ１８に対応）を示している。
【００３１】図２に示されるように、出力回路３１は、
信号処理回路（出力信号処理回路）３１１およびデータ
用出力バッファ３１２を有するデータ出力回路３１０
と、このデータ出力回路３１０に並列に接続され、試験
データ発生回路３２１および試験用出力バッファ３２２
を有する試験データ出力回路３２０とを備えている。
信号処理回路（出力信号処理回路）３１１およびデータ
用出力バッファ３１２を有するデータ出力回路３１０
と、このデータ出力回路３１０に並列に接続され、試験
データ発生回路３２１および試験用出力バッファ３２２
を有する試験データ出力回路３２０とを備えている。
【００３２】半導体集積回路装置から出力されるデータ
は、信号処理回路３１１から差動のデータ用出力バッフ
ァ３１２を介して差動出力端子ＸＯ，／ＸＯに出力さ
れ、また、試験データは、試験データ発生回路３２１お
よび試験用出力バッファ３２２を介して差動出力端子Ｘ
Ｏ，／ＸＯに出力される。
は、信号処理回路３１１から差動のデータ用出力バッフ
ァ３１２を介して差動出力端子ＸＯ，／ＸＯに出力さ
れ、また、試験データは、試験データ発生回路３２１お
よび試験用出力バッファ３２２を介して差動出力端子Ｘ
Ｏ，／ＸＯに出力される。
【００３３】すなわち、第１実施例において、試験用出
力バッファ３２２は、データ用出力バッファ３１２の出
力ノード（差動出力端子ＸＯ，／ＸＯ）に対して並列に
接続されるようになっている。
力バッファ３２２は、データ用出力バッファ３１２の出
力ノード（差動出力端子ＸＯ，／ＸＯ）に対して並列に
接続されるようになっている。
【００３４】図３は本発明に係る試験回路の第２実施例
を示すブロック図である。図２と図３との比較から明ら
かなように、本第２実施例では、差動の試験用出力バッ
ファ３２２が、２つのバッファ３２２１，３２２２およ
びインバータ３２２３で構成されている。
を示すブロック図である。図２と図３との比較から明ら
かなように、本第２実施例では、差動の試験用出力バッ
ファ３２２が、２つのバッファ３２２１，３２２２およ
びインバータ３２２３で構成されている。
【００３５】すなわち、試験データ発生回路３２１の出
力データに対して正および負論理を発生し、正および負
の２つの出力バッファを用いて差動の試験データを出力
するように構成してもよい。なお、試験データ発生回路
３２１をスキャン可能なレジスタ（スキャンレジスタ）
で構成すれば、半導体集積回路装置（ＬＳＩチップ）の
外部端子におけるバンダリスキャンを行うこともでき
る。
力データに対して正および負論理を発生し、正および負
の２つの出力バッファを用いて差動の試験データを出力
するように構成してもよい。なお、試験データ発生回路
３２１をスキャン可能なレジスタ（スキャンレジスタ）
で構成すれば、半導体集積回路装置（ＬＳＩチップ）の
外部端子におけるバンダリスキャンを行うこともでき
る。
【００３６】図４は本発明に係る試験回路の第３実施例
を示すブロック図である。図２と図４との比較から明ら
かなように、本第３実施例では、差動の試験用出力バッ
ファ３２２と出力ノードＸＯ，／ＸＯとの間にそれぞれ
ＥＳＤ（Electrostatic Discharge）保護素子３３１，
３３２が挿入されている。
を示すブロック図である。図２と図４との比較から明ら
かなように、本第３実施例では、差動の試験用出力バッ
ファ３２２と出力ノードＸＯ，／ＸＯとの間にそれぞれ
ＥＳＤ（Electrostatic Discharge）保護素子３３１，
３３２が挿入されている。
【００３７】このように、本第３実施例では、試験用出
力バッファ３２２および出力ノードＸＯ，／ＸＯの間に
ＥＳＤ保護素子３３１，３３２を設けることにより、試
験回路における耐ＥＳＤ特性を向上させるようになって
いる。
力バッファ３２２および出力ノードＸＯ，／ＸＯの間に
ＥＳＤ保護素子３３１，３３２を設けることにより、試
験回路における耐ＥＳＤ特性を向上させるようになって
いる。
【００３８】図５は本発明に係る試験回路の第４実施例
を示すブロック図である。
を示すブロック図である。
【００３９】図５に示されるように、本第４実施例で
は、データ出力回路３１０における信号処理回路３１３
がｎビットのパラレルデータをシリアルデータに変換す
るマルチプレクサ（ｎ：１ ＭＵＸ）の機能を備え、ま
た、試験データ出力回路３２０における試験データ発生
回路３２３もデータ出力回路３１０と同様のシーケンス
で試験データを発生するようになっている。
は、データ出力回路３１０における信号処理回路３１３
がｎビットのパラレルデータをシリアルデータに変換す
るマルチプレクサ（ｎ：１ ＭＵＸ）の機能を備え、ま
た、試験データ出力回路３２０における試験データ発生
回路３２３もデータ出力回路３１０と同様のシーケンス
で試験データを発生するようになっている。
【００４０】ここで、試験データ発生回路３２３（３２
１）をスキャン可能なレジスタで構成すれば、データ出
力回路３１０をバイパスしてバンダリスキャンが可能と
なる。また、データ出力回路３１０とは独立に試験デー
タ発生回路３２３（３２１）に試験用クロックを供給す
れば、データ出力回路３１０とは独立に試験を行うこと
もできる。
１）をスキャン可能なレジスタで構成すれば、データ出
力回路３１０をバイパスしてバンダリスキャンが可能と
なる。また、データ出力回路３１０とは独立に試験デー
タ発生回路３２３（３２１）に試験用クロックを供給す
れば、データ出力回路３１０とは独立に試験を行うこと
もできる。
【００４１】図６は本発明に係る試験回路の第５実施例
を示すブロック図であり、入力回路（受信回路）の例を
示すものである。図６（図６〜図９）において、参照符
号２０は入力回路（図１における各ＢＳＲ付き入力回路
２０−０〜２０−１８に対応）、２１０はデータ入力回
路、そして、２２０は試験データ入力回路を示してい
る。なお、ＡＩ，／ＡＩは差動入力端子（図１における
各ＡＩ０〜ＡＩ１８に対応）を示している。
を示すブロック図であり、入力回路（受信回路）の例を
示すものである。図６（図６〜図９）において、参照符
号２０は入力回路（図１における各ＢＳＲ付き入力回路
２０−０〜２０−１８に対応）、２１０はデータ入力回
路、そして、２２０は試験データ入力回路を示してい
る。なお、ＡＩ，／ＡＩは差動入力端子（図１における
各ＡＩ０〜ＡＩ１８に対応）を示している。
【００４２】図６に示されるように、入力回路２０は、
信号処理回路（入力信号処理回路）２１１およびデータ
用入力バッファ２１２を有するデータ入力回路２１０
と、このデータ入力回路２１０に並列に接続され、試験
データ処理回路２２１および試験用入力バッファ２２２
を有する試験データ入力回路２２０とを備えている。
信号処理回路（入力信号処理回路）２１１およびデータ
用入力バッファ２１２を有するデータ入力回路２１０
と、このデータ入力回路２１０に並列に接続され、試験
データ処理回路２２１および試験用入力バッファ２２２
を有する試験データ入力回路２２０とを備えている。
【００４３】半導体集積回路装置の差動入力端子ＡＩ，
／ＡＩから入力されたデータは、データ用入力バッファ
２１２を介して信号処理回路２１１に入力され、また、
試験データは、試験用入力バッファ２２２を介して試験
データ処理回路２２１に入力される。
／ＡＩから入力されたデータは、データ用入力バッファ
２１２を介して信号処理回路２１１に入力され、また、
試験データは、試験用入力バッファ２２２を介して試験
データ処理回路２２１に入力される。
【００４４】すなわち、本第５実施例において、試験用
入力バッファ２２２は、データ用入力バッファ２１２の
入力ノード（差動入力端子ＡＩ，／ＡＩ）に対して並列
に接続されるようになっている。
入力バッファ２２２は、データ用入力バッファ２１２の
入力ノード（差動入力端子ＡＩ，／ＡＩ）に対して並列
に接続されるようになっている。
【００４５】図７は本発明に係る試験回路の第６実施例
を示すブロック図である。図６と図７との比較から明ら
かなように、本第６実施例では、差動の試験用入力バッ
ファ２２２における一方の入力（正入力）をデータ用入
力バッファ２１２の正入力に接続し、試験用入力バッフ
ァ２２２における他方の入力（負入力）を基準電圧Ｖre
fに接続して、差動の試験データを受信するようになっ
ている。なお、試験データ処理回路２２１をスキャンレ
ジスタで構成すれば、半導体集積回路装置（ＬＳＩチッ
プ）の外部端子におけるバンダリスキャンを行うことも
できる。
を示すブロック図である。図６と図７との比較から明ら
かなように、本第６実施例では、差動の試験用入力バッ
ファ２２２における一方の入力（正入力）をデータ用入
力バッファ２１２の正入力に接続し、試験用入力バッフ
ァ２２２における他方の入力（負入力）を基準電圧Ｖre
fに接続して、差動の試験データを受信するようになっ
ている。なお、試験データ処理回路２２１をスキャンレ
ジスタで構成すれば、半導体集積回路装置（ＬＳＩチッ
プ）の外部端子におけるバンダリスキャンを行うことも
できる。
【００４６】図８は本発明に係る試験回路の第７実施例
を示すブロック図である。図６と図８との比較から明ら
かなように、本第７実施例では、差動の入力ノードＡ
Ｉ，／ＡＩと試験用入力バッファ２２２との間にそれぞ
れＥＳＤ保護素子２３１，２３２が挿入されている。
を示すブロック図である。図６と図８との比較から明ら
かなように、本第７実施例では、差動の入力ノードＡ
Ｉ，／ＡＩと試験用入力バッファ２２２との間にそれぞ
れＥＳＤ保護素子２３１，２３２が挿入されている。
【００４７】このように、本第７実施例では、入力ノー
ドＡＩ，／ＡＩと試験用入力バッファ２２２との間にＥ
ＳＤ保護素子２３１，２３２を設けることにより、試験
回路における耐ＥＳＤ特性を向上させるようになってい
る。
ドＡＩ，／ＡＩと試験用入力バッファ２２２との間にＥ
ＳＤ保護素子２３１，２３２を設けることにより、試験
回路における耐ＥＳＤ特性を向上させるようになってい
る。
【００４８】図９は本発明に係る試験回路の第８実施例
を示すブロック図である。
を示すブロック図である。
【００４９】図９に示されるように、本第８実施例で
は、データ入力回路２１０における信号処理回路２１３
がシリアルデータをｎビットのパラレルデータに変換す
るデマルチプレクサ（１：ｎ ＤＥＭＵＸ）の機能を備
え、また、試験データ入力回路２２０における試験デー
タ処理回路２２３もデータ入力回路２１０と同様のシー
ケンスで試験データを処理するようになっている。
は、データ入力回路２１０における信号処理回路２１３
がシリアルデータをｎビットのパラレルデータに変換す
るデマルチプレクサ（１：ｎ ＤＥＭＵＸ）の機能を備
え、また、試験データ入力回路２２０における試験デー
タ処理回路２２３もデータ入力回路２１０と同様のシー
ケンスで試験データを処理するようになっている。
【００５０】ここで、試験データ処理回路２２３（２２
１）をスキャン可能なレジスタで構成すれば、データ入
力回路２１０をバイパスしてバンダリスキャンが可能と
なる。また、データ入力回路２１０とは独立に試験デー
タ処理回路２２３（２２１）に試験用クロックを供給す
れば、データ入力回路２１０とは独立に試験を行うこと
もできる。
１）をスキャン可能なレジスタで構成すれば、データ入
力回路２１０をバイパスしてバンダリスキャンが可能と
なる。また、データ入力回路２１０とは独立に試験デー
タ処理回路２２３（２２１）に試験用クロックを供給す
れば、データ入力回路２１０とは独立に試験を行うこと
もできる。
【００５１】図１０は本発明に係る試験回路の第９実施
例を示すブロック回路図であり、差動入力対応のバウン
ダリスキャンレジスタ（試験データ入力回路）２２０を
示すものである。図１０において、参照符号２２４は差
動センスアンプ（試験用入力バッファ）、２２５は試験
データ処理回路、そして、２４０はパスゲート回路を示
している。
例を示すブロック回路図であり、差動入力対応のバウン
ダリスキャンレジスタ（試験データ入力回路）２２０を
示すものである。図１０において、参照符号２２４は差
動センスアンプ（試験用入力バッファ）、２２５は試験
データ処理回路、そして、２４０はパスゲート回路を示
している。
【００５２】図１０に示されるように、本第９実施例に
おいて、試験データ入力回路２２０は、差動センスアン
プ２２４で構成されるデータ用入力バッファ（２１
２）、並びに、マルチプレクサ２２５１およびフリップ
フロップ２２５２で構成される試験データ処理回路２２
５を備え、各差動入力端子ＡＩ，／ＡＩと差動センスア
ンプ２２４の各入力との間にテストモード信号ＴＥＳＴ
−ＭＯＤＥにより制御されるパスゲート回路２４０が挿
入されている。なお、参照符号ＢＳＲＩ，／ＢＳＲＩは
差動のバウンダリスキャンレジスタ入力信号（入力端
子：Boundary Scan Register Input）を示している。ま
た、データ入力回路２１０は、データ用入力バッファ２
１２、および、デマルチプレクサ機能を有する信号処理
回路２１３を備えて構成されている。
おいて、試験データ入力回路２２０は、差動センスアン
プ２２４で構成されるデータ用入力バッファ（２１
２）、並びに、マルチプレクサ２２５１およびフリップ
フロップ２２５２で構成される試験データ処理回路２２
５を備え、各差動入力端子ＡＩ，／ＡＩと差動センスア
ンプ２２４の各入力との間にテストモード信号ＴＥＳＴ
−ＭＯＤＥにより制御されるパスゲート回路２４０が挿
入されている。なお、参照符号ＢＳＲＩ，／ＢＳＲＩは
差動のバウンダリスキャンレジスタ入力信号（入力端
子：Boundary Scan Register Input）を示している。ま
た、データ入力回路２１０は、データ用入力バッファ２
１２、および、デマルチプレクサ機能を有する信号処理
回路２１３を備えて構成されている。
【００５３】パスゲート回路２４０は、２つのｐチャネ
ル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）２４
１，２４２およびインバータ２４３で構成され、テスト
モード信号ＴＥＳＴ−ＭＯＤＥに応じてｐＭＯＳトラン
ジスタ（パスゲート）２４１および２４２のオン／オフ
制御を行うようになっている。
ル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）２４
１，２４２およびインバータ２４３で構成され、テスト
モード信号ＴＥＳＴ−ＭＯＤＥに応じてｐＭＯＳトラン
ジスタ（パスゲート）２４１および２４２のオン／オフ
制御を行うようになっている。
【００５４】本第９実施例において、差動センスアンプ
（試験用入力バッファ）２２４は、テストモード信号Ｔ
ＥＳＴ−ＭＯＤＥ（バウンダリスキャンテスト信号ＢＳ
ＴＥＳＴ）により制御されるようになっている。また、
試験データ入力回路２２０には、テストデータ入力信号
（ＴＤＩ）、シフトデータレジスタ信号（Shift DataRe
gister：ＳＤＲ）およびキャプチャデータレジスタ信号
（Capture Data Register：ＣＤＲ）も入力され、テス
トデータ出力信号（ＴＤＯ）を出力するようになってい
る。
（試験用入力バッファ）２２４は、テストモード信号Ｔ
ＥＳＴ−ＭＯＤＥ（バウンダリスキャンテスト信号ＢＳ
ＴＥＳＴ）により制御されるようになっている。また、
試験データ入力回路２２０には、テストデータ入力信号
（ＴＤＩ）、シフトデータレジスタ信号（Shift DataRe
gister：ＳＤＲ）およびキャプチャデータレジスタ信号
（Capture Data Register：ＣＤＲ）も入力され、テス
トデータ出力信号（ＴＤＯ）を出力するようになってい
る。
【００５５】本第９実施例において、試験データ入力回
路２２０は、外部回路との結線チェックに限定した試験
回路とするために、試験データ入力回路２２０が内部と
完全に分離した形で、その構成もシンプルなものとなっ
ている。
路２２０は、外部回路との結線チェックに限定した試験
回路とするために、試験データ入力回路２２０が内部と
完全に分離した形で、その構成もシンプルなものとなっ
ている。
【００５６】図１１は本発明に係る試験回路の第１０実
施例を示すブロック回路図であり、差動出力対応のバウ
ンダリスキャンレジスタ（試験データ出力回路）３２０
を示すものである。図１１において、参照符号３２４は
センスアンプ（試験用出力バッファ）、また、３２５は
試験データ発生回路を示している。
施例を示すブロック回路図であり、差動出力対応のバウ
ンダリスキャンレジスタ（試験データ出力回路）３２０
を示すものである。図１１において、参照符号３２４は
センスアンプ（試験用出力バッファ）、また、３２５は
試験データ発生回路を示している。
【００５７】本第１０実施例は、差動出力信号を出力可
能とするために、試験データ出力回路３２０に対して差
動信号を出力するセンスアンプ（試験用出力バッファ）
３２４を設けるようになっている。
能とするために、試験データ出力回路３２０に対して差
動信号を出力するセンスアンプ（試験用出力バッファ）
３２４を設けるようになっている。
【００５８】試験データ発生回路３２５は、インバータ
３２５１、ラッチ３２５２、および、フリップフロップ
３２５３を備えて構成され、また、データ出力回路３１
０は、マルチプレクサ機能を有する信号処理回路３１
３、データ用出力バッファ３１４、および、インバータ
３１５を備えて構成される。
３２５１、ラッチ３２５２、および、フリップフロップ
３２５３を備えて構成され、また、データ出力回路３１
０は、マルチプレクサ機能を有する信号処理回路３１
３、データ用出力バッファ３１４、および、インバータ
３１５を備えて構成される。
【００５９】ここで、試験用出力バッファ３２４にはテ
ストモード信号ＴＥＳＴ−ＭＯＤＥが供給され、また、
データ用出力バッファ３１４にはインバータ３１５によ
りレベル反転されたテストモード信号ＴＥＳＴ−ＭＯＤ
Ｅが供給され、それぞれテストモード信号ＴＥＳＴ−Ｍ
ＯＤＥに従って一方のバッファのみがアクティブとなる
ように制御される。すなわち、試験データ出力回路３２
０からの試験データとデータ出力回路（ドライバ）３１
０からのデータとの衝突が起きないように、テストモー
ド信号ＴＥＳＴ−ＭＯＤＥにより、試験用出力バッファ
３２４およびデータ用出力バッファ３１４の一方のみが
オンするように制御される。
ストモード信号ＴＥＳＴ−ＭＯＤＥが供給され、また、
データ用出力バッファ３１４にはインバータ３１５によ
りレベル反転されたテストモード信号ＴＥＳＴ−ＭＯＤ
Ｅが供給され、それぞれテストモード信号ＴＥＳＴ−Ｍ
ＯＤＥに従って一方のバッファのみがアクティブとなる
ように制御される。すなわち、試験データ出力回路３２
０からの試験データとデータ出力回路（ドライバ）３１
０からのデータとの衝突が起きないように、テストモー
ド信号ＴＥＳＴ−ＭＯＤＥにより、試験用出力バッファ
３２４およびデータ用出力バッファ３１４の一方のみが
オンするように制御される。
【００６０】本第１０実施例において、試験データ発生
回路３２５には、テストデータ入力信号（ＴＤＩ）、キ
ャプチャデータレジスタ信号（ＣＤＲ）およびアップデ
ートデータレジスタ信号（Update Data Register：ＵＤ
Ｒ）も入力され、テストデータ出力信号（ＴＤＯ）を出
力するようになっている。
回路３２５には、テストデータ入力信号（ＴＤＩ）、キ
ャプチャデータレジスタ信号（ＣＤＲ）およびアップデ
ートデータレジスタ信号（Update Data Register：ＵＤ
Ｒ）も入力され、テストデータ出力信号（ＴＤＯ）を出
力するようになっている。
【００６１】本第１０実施例において、試験データ出力
回路３２０は、外部回路との結線チェックに限定した試
験回路とするために、試験データ出力回路３２０が内部
と完全に分離した形で、その構成もシンプルなものとな
っている。
回路３２０は、外部回路との結線チェックに限定した試
験回路とするために、試験データ出力回路３２０が内部
と完全に分離した形で、その構成もシンプルなものとな
っている。
【００６２】図１２は本発明に係る試験回路の第１１実
施例を示すブロック回路図である。図１２において、参
照符号３１４０はドライバ（データ用出力バッファ）、
また、３１６０は終端抵抗部を示している。
施例を示すブロック回路図である。図１２において、参
照符号３１４０はドライバ（データ用出力バッファ）、
また、３１６０は終端抵抗部を示している。
【００６３】上述した第１０実施例のような手法は、出
力信号の駆動能力を上げるためにサイズの大きなトラン
ジスタを使用する必要があり、そのために負荷が大きく
なって高速データ転送の性能が低下する恐れがある。そ
こで、本第１１実施例では、試験データ出力回路３２０
からの信号としてシングルエンドの信号ＳＳを利用し
て、データ出力回路３１０の内部（ドライバおよび終端
抵抗部）の制御を行うことにより、バウンダリスキャン
レジスタＢＳＲの送信データ（試験データ出力回路３２
０の出力信号ＳＳ）に対応した差動信号を外部に出力さ
せるようになっている。すなわち、本第１１実施例で
は、負荷の影響を受けないため、高速データ転送の性能
低下を防ぐことができる。
力信号の駆動能力を上げるためにサイズの大きなトラン
ジスタを使用する必要があり、そのために負荷が大きく
なって高速データ転送の性能が低下する恐れがある。そ
こで、本第１１実施例では、試験データ出力回路３２０
からの信号としてシングルエンドの信号ＳＳを利用し
て、データ出力回路３１０の内部（ドライバおよび終端
抵抗部）の制御を行うことにより、バウンダリスキャン
レジスタＢＳＲの送信データ（試験データ出力回路３２
０の出力信号ＳＳ）に対応した差動信号を外部に出力さ
せるようになっている。すなわち、本第１１実施例で
は、負荷の影響を受けないため、高速データ転送の性能
低下を防ぐことができる。
【００６４】図１２に示されるように、本第１１実施例
において、試験データ発生回路３２６（試験データ出力
回路３２０）は、インバータ３２６１、ラッチ３２６
２、および、フリップフロップ３２６３を備えて構成さ
れ、また、データ出力回路３１０は、マルチプレクサ機
能を有する信号処理回路３１３、ドライバ（データ用出
力バッファ）３１４０、および、終端抵抗部３１６０を
備えて構成される。
において、試験データ発生回路３２６（試験データ出力
回路３２０）は、インバータ３２６１、ラッチ３２６
２、および、フリップフロップ３２６３を備えて構成さ
れ、また、データ出力回路３１０は、マルチプレクサ機
能を有する信号処理回路３１３、ドライバ（データ用出
力バッファ）３１４０、および、終端抵抗部３１６０を
備えて構成される。
【００６５】ラッチ３２６２のシングルエンドの出力信
号は、ドライバ３１４０に供給されて該ドライバを制御
する。なお、差動の出力端子ＸＯおよび／ＸＯには、そ
れぞれ終端抵抗３１６１および３１６２が設けられてい
る。
号は、ドライバ３１４０に供給されて該ドライバを制御
する。なお、差動の出力端子ＸＯおよび／ＸＯには、そ
れぞれ終端抵抗３１６１および３１６２が設けられてい
る。
【００６６】図１３は本発明に係る試験回路の第１２実
施例を示すブロック回路図であり、図１２に示す第１１
実施例の具体的な構成の一例を示すものである。
施例を示すブロック回路図であり、図１２に示す第１１
実施例の具体的な構成の一例を示すものである。
【００６７】図１３に示されるように、本第１２実施例
において、ドライバ３１４０は、セレクタ３１４１，３
１４２、インバータ３１４３、オアゲート３１４４〜３
１４６、および、出力トランジスタ（ｎＭＯＳトランジ
スタ）３１４０ａ，３１４０ｂを備えて構成されてい
る。ここで、参照符号ＰＤＸはパワーダウン信号であ
り、通常時には高レベル『Ｈ』でパワーダウン時には低
レベル『Ｌ』となる。なお、テストモード信号ＴＥＳＴ
−ＭＯＤＥは、通常時には低レベル『Ｌ』でテストモー
ド時には高レベル『Ｈ』となる。
において、ドライバ３１４０は、セレクタ３１４１，３
１４２、インバータ３１４３、オアゲート３１４４〜３
１４６、および、出力トランジスタ（ｎＭＯＳトランジ
スタ）３１４０ａ，３１４０ｂを備えて構成されてい
る。ここで、参照符号ＰＤＸはパワーダウン信号であ
り、通常時には高レベル『Ｈ』でパワーダウン時には低
レベル『Ｌ』となる。なお、テストモード信号ＴＥＳＴ
−ＭＯＤＥは、通常時には低レベル『Ｌ』でテストモー
ド時には高レベル『Ｈ』となる。
【００６８】図１３に示されるように、本第１２実施例
において、終端抵抗３１６１は並列接続されたｐＭＯＳ
トランジスタ３１６１１および３１６１２で構成され、
また、終端抵抗３１６２は並列接続されたｐＭＯＳトラ
ンジスタ３１６２１および３１６２２で構成される。ト
ランジスタ３１６１１のゲートには、セレクタ３１４１
の出力が供給され、また、トランジスタ３１６２１のゲ
ートには、セレクタ３１４２の出力が供給されている。
ここで、セレクタ３１４１および３１４２の一方の入力
（０入力）には、パワーダウン信号ＰＤＸが供給され、
また、セレクタ３１４１の他方の入力（１入力）には、
試験データ出力回路３２０（試験データ発生回路３２
６）のシングルエンドの出力信号ＳＳが供給され、そし
て、セレクタ３１４２の他方の入力（１入力）には、イ
ンバータ３１４３でレベル反転された試験データ出力回
路３２０の出力信号ＳＳが供給されている。なお、セレ
クタ３１４１および３１４２は、テストモード信号ＴＥ
ＳＴ−ＭＯＤＥにより制御されるようになっている。
において、終端抵抗３１６１は並列接続されたｐＭＯＳ
トランジスタ３１６１１および３１６１２で構成され、
また、終端抵抗３１６２は並列接続されたｐＭＯＳトラ
ンジスタ３１６２１および３１６２２で構成される。ト
ランジスタ３１６１１のゲートには、セレクタ３１４１
の出力が供給され、また、トランジスタ３１６２１のゲ
ートには、セレクタ３１４２の出力が供給されている。
ここで、セレクタ３１４１および３１４２の一方の入力
（０入力）には、パワーダウン信号ＰＤＸが供給され、
また、セレクタ３１４１の他方の入力（１入力）には、
試験データ出力回路３２０（試験データ発生回路３２
６）のシングルエンドの出力信号ＳＳが供給され、そし
て、セレクタ３１４２の他方の入力（１入力）には、イ
ンバータ３１４３でレベル反転された試験データ出力回
路３２０の出力信号ＳＳが供給されている。なお、セレ
クタ３１４１および３１４２は、テストモード信号ＴＥ
ＳＴ−ＭＯＤＥにより制御されるようになっている。
【００６９】すなわち、テストモード信号ＴＥＳＴ−Ｍ
ＯＤＥが低レベル『Ｌ』のとき（通常時）、トランジス
タ３１６１１および３１６２１のゲートには、パワーダ
ウン信号ＰＤＸが供給され、これらトランジスタ３１６
１１および３１６２１は、通常時には両方共にオフでパ
ワーダウン時には両方共にオンする。そして、テスト時
（ＪＴＡＧ試験時）には、テストモード信号ＴＥＳＴ−
ＭＯＤＥが高レベル『Ｈ』となり、トランジスタ３１６
１１および３１６２１のゲートには、それぞれ信号ＳＳ
および／ＳＳが供給され、これらトランジスタ３１６１
１および３１６２１は、試験データ出力回路３２０（試
験データ発生回路３２６）のシングルエンドの出力信号
ＳＳに応じて一方がオンで他方がオフする。
ＯＤＥが低レベル『Ｌ』のとき（通常時）、トランジス
タ３１６１１および３１６２１のゲートには、パワーダ
ウン信号ＰＤＸが供給され、これらトランジスタ３１６
１１および３１６２１は、通常時には両方共にオフでパ
ワーダウン時には両方共にオンする。そして、テスト時
（ＪＴＡＧ試験時）には、テストモード信号ＴＥＳＴ−
ＭＯＤＥが高レベル『Ｈ』となり、トランジスタ３１６
１１および３１６２１のゲートには、それぞれ信号ＳＳ
および／ＳＳが供給され、これらトランジスタ３１６１
１および３１６２１は、試験データ出力回路３２０（試
験データ発生回路３２６）のシングルエンドの出力信号
ＳＳに応じて一方がオンで他方がオフする。
【００７０】出力トランジスタ３１４０ａのゲートに
は、オアゲート３１４５の出力が供給され、また、出力
トランジスタ３１４０ｂのゲートには、オアゲート３１
４６の出力が供給される。オアゲート３１４５には、例
えば、プリドライバの正論理の出力信号ＤＡＴＡおよび
オアゲート３１４４の出力が供給され、また、オアゲー
ト３１４６には、例えば、プリドライバの負論理の出力
信号／ＤＡＴＡおよびオアゲート３１４４の出力が供給
さる。そして、オアゲート３１４４には、テストモード
信号ＴＥＳＴ−ＭＯＤＥがその正論理入力に供給され、
また、パワーダウン信号ＰＤＸがその負論理入力に供給
される。従って、テストモード時（テストモード信号Ｔ
ＥＳＴ−ＭＯＤＥが高レベル『Ｈ』）には、出力トラン
ジスタ３１４０ａおよび３１４０ｂは共にオン固定とな
る。なお、出力トランジスタ３１４０ａおよび３１４０
ｂは、パワーダウン時（パワーダウン信号ＰＤＸが低レ
ベル『Ｌ』）にも共にオン固定となる。
は、オアゲート３１４５の出力が供給され、また、出力
トランジスタ３１４０ｂのゲートには、オアゲート３１
４６の出力が供給される。オアゲート３１４５には、例
えば、プリドライバの正論理の出力信号ＤＡＴＡおよび
オアゲート３１４４の出力が供給され、また、オアゲー
ト３１４６には、例えば、プリドライバの負論理の出力
信号／ＤＡＴＡおよびオアゲート３１４４の出力が供給
さる。そして、オアゲート３１４４には、テストモード
信号ＴＥＳＴ−ＭＯＤＥがその正論理入力に供給され、
また、パワーダウン信号ＰＤＸがその負論理入力に供給
される。従って、テストモード時（テストモード信号Ｔ
ＥＳＴ−ＭＯＤＥが高レベル『Ｈ』）には、出力トラン
ジスタ３１４０ａおよび３１４０ｂは共にオン固定とな
る。なお、出力トランジスタ３１４０ａおよび３１４０
ｂは、パワーダウン時（パワーダウン信号ＰＤＸが低レ
ベル『Ｌ』）にも共にオン固定となる。
【００７１】このように、本第１２実施例は、試験デー
タ出力回路３２０の出力信号（バウンダリスキャンレジ
スタＢＳＲの送信データ）ＳＳによって、終端抵抗（ｐ
ＭＯＳトランジスタ）３１６１，３１６２を制御し、差
動出力端子ＸＯ，／ＸＯの電位差を調整する。これによ
り、本第１２実施例では、負荷の影響を受けずに高速デ
ータ転送の性能低下を防ぐことができる。
タ出力回路３２０の出力信号（バウンダリスキャンレジ
スタＢＳＲの送信データ）ＳＳによって、終端抵抗（ｐ
ＭＯＳトランジスタ）３１６１，３１６２を制御し、差
動出力端子ＸＯ，／ＸＯの電位差を調整する。これによ
り、本第１２実施例では、負荷の影響を受けずに高速デ
ータ転送の性能低下を防ぐことができる。
【００７２】図１４は本発明に係る試験回路の第１３実
施例を示すブロック回路図であり、図１２に示す第１１
実施例の具体的な構成の他の例を示すものである。
施例を示すブロック回路図であり、図１２に示す第１１
実施例の具体的な構成の他の例を示すものである。
【００７３】図１４に示されるように、本第１３実施例
において、ドライバ３１４０は、セレクタ３１４１，３
１４２、インバータ３１４３、出力トランジスタ（ｎＭ
ＯＳトランジスタ）３１４０ａ，３１４０ｂ、オアゲー
ト３１５１，３１５２、アンドゲート３１５３〜３１５
６、および、ｎＭＯＳトランジスタ３１５７，３１５８
を備えて構成されている。
において、ドライバ３１４０は、セレクタ３１４１，３
１４２、インバータ３１４３、出力トランジスタ（ｎＭ
ＯＳトランジスタ）３１４０ａ，３１４０ｂ、オアゲー
ト３１５１，３１５２、アンドゲート３１５３〜３１５
６、および、ｎＭＯＳトランジスタ３１５７，３１５８
を備えて構成されている。
【００７４】本第１３実施例においては、上述した第１
２実施例でテストモード時（テストモード信号ＴＥＳＴ
−ＭＯＤＥが高レベル『Ｈ』）にオン固定となる出力ト
ランジスタ３１４０ａおよび３１４０ｂは、テストモー
ド時にオフ固定となるようにされている。さらに、本第
１３実施例では、差動出力端子ＸＯおよび／ＸＯに対し
てｎＭＯＳトランジスタ３１５７および３１５８が設け
られ、これらのトランジスタ３１５７および３１５８
が、それぞれ終端抵抗部３１６０のｐＭＯＳトランジス
タ３１６１１および３１６２１がオフの場合にオンする
ように制御され、差動出力端子ＸＯ，／ＸＯの電位差を
調整するようになっている。このように、本第１３実施
例においても、負荷の影響を受けずに高速データ転送の
性能低下を防ぐことが可能になる。
２実施例でテストモード時（テストモード信号ＴＥＳＴ
−ＭＯＤＥが高レベル『Ｈ』）にオン固定となる出力ト
ランジスタ３１４０ａおよび３１４０ｂは、テストモー
ド時にオフ固定となるようにされている。さらに、本第
１３実施例では、差動出力端子ＸＯおよび／ＸＯに対し
てｎＭＯＳトランジスタ３１５７および３１５８が設け
られ、これらのトランジスタ３１５７および３１５８
が、それぞれ終端抵抗部３１６０のｐＭＯＳトランジス
タ３１６１１および３１６２１がオフの場合にオンする
ように制御され、差動出力端子ＸＯ，／ＸＯの電位差を
調整するようになっている。このように、本第１３実施
例においても、負荷の影響を受けずに高速データ転送の
性能低下を防ぐことが可能になる。
【００７５】（付記１） 信号を出力する出力回路を有
する装置に内蔵され、該装置の接続ノードの検証を行う
試験回路であって、前記出力回路の出力ノードの接続検
証を行うための試験データを発生する試験データ発生回
路と、前記出力ノードに対して並列に接続され、前記試
験データ発生回路からの試験データを受け取って該出力
ノードに出力する試験用出力バッファと、を備えること
を特徴とする試験回路。
する装置に内蔵され、該装置の接続ノードの検証を行う
試験回路であって、前記出力回路の出力ノードの接続検
証を行うための試験データを発生する試験データ発生回
路と、前記出力ノードに対して並列に接続され、前記試
験データ発生回路からの試験データを受け取って該出力
ノードに出力する試験用出力バッファと、を備えること
を特徴とする試験回路。
【００７６】（付記２） 付記１に記載の試験回路にお
いて、前記出力回路は差動信号を出力し、且つ、前記試
験用出力バッファは該差動の出力ノードに対して前記試
験データを出力することを特徴とする試験回路。
いて、前記出力回路は差動信号を出力し、且つ、前記試
験用出力バッファは該差動の出力ノードに対して前記試
験データを出力することを特徴とする試験回路。
【００７７】（付記３） 付記２に記載の試験回路にお
いて、前記出力ノードの接続検証を、差動の信号状態で
試験を実施することを特徴とする試験回路。
いて、前記出力ノードの接続検証を、差動の信号状態で
試験を実施することを特徴とする試験回路。
【００７８】（付記４） 付記１に記載の試験回路にお
いて、さらに、前記出力ノードと前記試験用出力バッフ
ァとの間に接続されたＥＳＤ保護素子を備えることを特
徴とする試験回路。
いて、さらに、前記出力ノードと前記試験用出力バッフ
ァとの間に接続されたＥＳＤ保護素子を備えることを特
徴とする試験回路。
【００７９】（付記５） 付記１に記載の試験回路にお
いて、前記出力回路がパラレルデータをシリアルデータ
に変換する機能を有する場合、前記試験データ発生回路
もパラレルデータをシリアルデータに変換する機能を有
することを特徴とする試験回路。
いて、前記出力回路がパラレルデータをシリアルデータ
に変換する機能を有する場合、前記試験データ発生回路
もパラレルデータをシリアルデータに変換する機能を有
することを特徴とする試験回路。
【００８０】（付記６） 付記１に記載の試験回路にお
いて、前記試験データ発生回路を、スキャン可能なレジ
スタ機能を有する回路で構成することを特徴とする試験
回路。
いて、前記試験データ発生回路を、スキャン可能なレジ
スタ機能を有する回路で構成することを特徴とする試験
回路。
【００８１】（付記７） 付記１に記載の試験回路にお
いて、前記試験データ発生回路に対して前記出力回路の
動作クロックとは異なる試験用クロックを供給すること
を特徴とする試験回路。
いて、前記試験データ発生回路に対して前記出力回路の
動作クロックとは異なる試験用クロックを供給すること
を特徴とする試験回路。
【００８２】（付記８） 付記１に記載の試験回路にお
いて、前記試験データ発生回路は、前記出力ノードの接
続検証に固定した試験データを出力することを特徴とす
る試験回路。
いて、前記試験データ発生回路は、前記出力ノードの接
続検証に固定した試験データを出力することを特徴とす
る試験回路。
【００８３】（付記９） 付記１に記載の試験回路にお
いて、前記出力回路の出力には終端抵抗が設けられてい
ることを特徴とする試験回路。
いて、前記出力回路の出力には終端抵抗が設けられてい
ることを特徴とする試験回路。
【００８４】（付記１０） 付記１に記載の試験回路に
おいて、前記試験用出力バッファは、前記出力回路を直
接制御することを特徴とする試験回路。
おいて、前記試験用出力バッファは、前記出力回路を直
接制御することを特徴とする試験回路。
【００８５】（付記１１） 付記１に記載の試験回路に
おいて、さらに、信号が入力される入力回路の入力ノー
ドに対して並列に接続され、該入力ノードに入力された
試験データを受け取る試験用入力バッファを備えること
を特徴とする試験回路。
おいて、さらに、信号が入力される入力回路の入力ノー
ドに対して並列に接続され、該入力ノードに入力された
試験データを受け取る試験用入力バッファを備えること
を特徴とする試験回路。
【００８６】（付記１２） 付記１１に記載の試験回路
において、さらに、前記入力ノードと前記試験用入力バ
ッファとの間に接続されたＥＳＤ保護素子を備えること
を特徴とする試験回路。
において、さらに、前記入力ノードと前記試験用入力バ
ッファとの間に接続されたＥＳＤ保護素子を備えること
を特徴とする試験回路。
【００８７】（付記１３） 付記１１に記載の試験回路
において、前記入力回路は差動信号を受け取り、且つ、
前記試験用入力バッファは該差動の入力ノードに入力さ
れた試験データを受け取ることを特徴とする試験回路。
において、前記入力回路は差動信号を受け取り、且つ、
前記試験用入力バッファは該差動の入力ノードに入力さ
れた試験データを受け取ることを特徴とする試験回路。
【００８８】（付記１４） 付記１３に記載の試験回路
において、さらに、前記差動の入力ノードに入力された
試験データをシングルエンド信号に変換する回路と、該
試験データを処理する試験データ処理回路と、を備える
ことを特徴とする試験回路。
において、さらに、前記差動の入力ノードに入力された
試験データをシングルエンド信号に変換する回路と、該
試験データを処理する試験データ処理回路と、を備える
ことを特徴とする試験回路。
【００８９】（付記１５） 付記１４に記載の試験回路
において、前記入力回路がシリアルデータをパラレルデ
ータに変換する機能を有する場合、前記試験データ処理
回路もシリアルデータをパラレルデータに変換する機能
を有することを特徴とする試験回路。
において、前記入力回路がシリアルデータをパラレルデ
ータに変換する機能を有する場合、前記試験データ処理
回路もシリアルデータをパラレルデータに変換する機能
を有することを特徴とする試験回路。
【００９０】（付記１６） 付記１４に記載の試験回路
において、前記試験データ処理回路を、スキャン可能な
レジスタ機能を有する回路で構成することを特徴とする
試験回路。
において、前記試験データ処理回路を、スキャン可能な
レジスタ機能を有する回路で構成することを特徴とする
試験回路。
【００９１】（付記１７） 付記１６に記載の試験回路
において、前記レジスタ機能を有する回路は、試験用端
子を備えていることを特徴とする試験回路。
において、前記レジスタ機能を有する回路は、試験用端
子を備えていることを特徴とする試験回路。
【００９２】（付記１８） 付記１４に記載の試験回路
において、前記試験データ処理回路に対して前記入力回
路の動作クロックとは異なる試験用クロックを供給する
ことを特徴とする試験回路。
において、前記試験データ処理回路に対して前記入力回
路の動作クロックとは異なる試験用クロックを供給する
ことを特徴とする試験回路。
【００９３】（付記１９） 付記１４に記載の試験回路
において、前記試験データ処理回路は、前記入力ノード
の接続検証に固定した試験データを処理することを特徴
とする試験回路。
において、前記試験データ処理回路は、前記入力ノード
の接続検証に固定した試験データを処理することを特徴
とする試験回路。
【００９４】（付記２０） 付記１〜１９のいずれか１
項に記載の試験回路において、シングルエンド端子と差
動端子が混在する装置のＪＴＡＧ試験を実行することを
特徴とする試験回路。
項に記載の試験回路において、シングルエンド端子と差
動端子が混在する装置のＪＴＡＧ試験を実行することを
特徴とする試験回路。
【００９５】（付記２１） 信号を送信する出力回路、
および、ノードの接続検証を行う試験回路を有する半導
体集積回路装置であって、該試験回路は、前記出力回路
の出力ノードの接続検証を行うための試験データを発生
する試験データ発生回路と、前記出力ノードに対して並
列に接続され、前記試験データ発生回路からの試験デー
タを受け取って該出力ノードに出力する試験用出力バッ
ファと、を備えることを特徴とする半導体集積回路装
置。
および、ノードの接続検証を行う試験回路を有する半導
体集積回路装置であって、該試験回路は、前記出力回路
の出力ノードの接続検証を行うための試験データを発生
する試験データ発生回路と、前記出力ノードに対して並
列に接続され、前記試験データ発生回路からの試験デー
タを受け取って該出力ノードに出力する試験用出力バッ
ファと、を備えることを特徴とする半導体集積回路装
置。
【００９６】（付記２２） 付記２１に記載の半導体集
積回路装置において、前記出力回路は差動信号を出力
し、且つ、前記試験用出力バッファは該差動の出力ノー
ドに対して前記試験データを出力することを特徴とする
半導体集積回路装置。
積回路装置において、前記出力回路は差動信号を出力
し、且つ、前記試験用出力バッファは該差動の出力ノー
ドに対して前記試験データを出力することを特徴とする
半導体集積回路装置。
【００９７】（付記２３） 付記２２に記載の半導体集
積回路装置において、前記試験回路は、前記出力ノード
の接続検証を差動の信号状態で試験を実施することを特
徴とする半導体集積回路装置。
積回路装置において、前記試験回路は、前記出力ノード
の接続検証を差動の信号状態で試験を実施することを特
徴とする半導体集積回路装置。
【００９８】（付記２４） 付記２１に記載の半導体集
積回路装置において、前記試験回路は、さらに、前記出
力ノードと前記試験用出力バッファとの間に接続された
ＥＳＤ保護素子を備えることを特徴とする半導体集積回
路装置。
積回路装置において、前記試験回路は、さらに、前記出
力ノードと前記試験用出力バッファとの間に接続された
ＥＳＤ保護素子を備えることを特徴とする半導体集積回
路装置。
【００９９】（付記２５） 付記２１に記載の半導体集
積回路装置において、前記出力回路がパラレルデータを
シリアルデータに変換する機能を有する場合、前記試験
データ発生回路もパラレルデータをシリアルデータに変
換する機能を有することを特徴とする半導体集積回路装
置。
積回路装置において、前記出力回路がパラレルデータを
シリアルデータに変換する機能を有する場合、前記試験
データ発生回路もパラレルデータをシリアルデータに変
換する機能を有することを特徴とする半導体集積回路装
置。
【０１００】（付記２６） 付記２１に記載の半導体集
積回路装置において、前記試験データ発生回路を、スキ
ャン可能なレジスタ機能を有する回路で構成することを
特徴とする半導体集積回路装置。
積回路装置において、前記試験データ発生回路を、スキ
ャン可能なレジスタ機能を有する回路で構成することを
特徴とする半導体集積回路装置。
【０１０１】（付記２７） 付記２１に記載の半導体集
積回路装置において、前記試験データ発生回路に対して
前記出力回路の動作クロックとは異なる試験用クロック
を供給することを特徴とする半導体集積回路装置。
積回路装置において、前記試験データ発生回路に対して
前記出力回路の動作クロックとは異なる試験用クロック
を供給することを特徴とする半導体集積回路装置。
【０１０２】（付記２８） 付記２１に記載の半導体集
積回路装置において、前記試験データ発生回路は、前記
出力ノードの接続検証に固定した試験データを出力する
ことを特徴とする半導体集積回路装置。
積回路装置において、前記試験データ発生回路は、前記
出力ノードの接続検証に固定した試験データを出力する
ことを特徴とする半導体集積回路装置。
【０１０３】（付記２９） 付記２１に記載の半導体集
積回路装置において、前記出力回路の出力には終端抵抗
が設けられていることを特徴とする半導体集積回路装
置。
積回路装置において、前記出力回路の出力には終端抵抗
が設けられていることを特徴とする半導体集積回路装
置。
【０１０４】（付記３０） 付記２１に記載の半導体集
積回路装置において、前記試験用出力バッファは、前記
出力回路を直接制御することを特徴とする半導体集積回
路装置。
積回路装置において、前記試験用出力バッファは、前記
出力回路を直接制御することを特徴とする半導体集積回
路装置。
【０１０５】（付記３１） 付記２１に記載の半導体集
積回路装置において、さらに、信号が入力される入力回
路と、該入力回路の入力ノードに対して並列に接続さ
れ、該入力ノードに入力された試験データを受け取る試
験用入力バッファと、を備えることを特徴とする半導体
集積回路装置。
積回路装置において、さらに、信号が入力される入力回
路と、該入力回路の入力ノードに対して並列に接続さ
れ、該入力ノードに入力された試験データを受け取る試
験用入力バッファと、を備えることを特徴とする半導体
集積回路装置。
【０１０６】（付記３２） 付記３１に記載の半導体集
積回路装置において、前記試験回路は、さらに、前記入
力ノードと前記試験用入力バッファとの間に接続された
ＥＳＤ保護素子を備えることを特徴とする半導体集積回
路装置。
積回路装置において、前記試験回路は、さらに、前記入
力ノードと前記試験用入力バッファとの間に接続された
ＥＳＤ保護素子を備えることを特徴とする半導体集積回
路装置。
【０１０７】（付記３３） 付記３１に記載の半導体集
積回路装置において、前記入力回路は差動信号を受け取
り、且つ、前記試験用入力バッファは該差動の入力ノー
ドに入力された試験データを受け取ることを特徴とする
半導体集積回路装置。
積回路装置において、前記入力回路は差動信号を受け取
り、且つ、前記試験用入力バッファは該差動の入力ノー
ドに入力された試験データを受け取ることを特徴とする
半導体集積回路装置。
【０１０８】（付記３４） 付記３３に記載の半導体集
積回路装置において、前記試験回路は、さらに、前記差
動の入力ノードに入力された試験データをシングルエン
ド信号に変換する回路と、該試験データを処理する試験
データ処理回路と、を備えることを特徴とする半導体集
積回路装置。
積回路装置において、前記試験回路は、さらに、前記差
動の入力ノードに入力された試験データをシングルエン
ド信号に変換する回路と、該試験データを処理する試験
データ処理回路と、を備えることを特徴とする半導体集
積回路装置。
【０１０９】（付記３５） 付記３４に記載の半導体集
積回路装置において、前記入力回路がシリアルデータを
パラレルデータに変換する機能を有する場合、前記試験
データ処理回路もシリアルデータをパラレルデータに変
換する機能を有することを特徴とする半導体集積回路装
置。
積回路装置において、前記入力回路がシリアルデータを
パラレルデータに変換する機能を有する場合、前記試験
データ処理回路もシリアルデータをパラレルデータに変
換する機能を有することを特徴とする半導体集積回路装
置。
【０１１０】（付記３６） 付記３４に記載の半導体集
積回路装置において、前記試験データ処理回路を、スキ
ャン可能なレジスタ機能を有する回路で構成することを
特徴とする半導体集積回路装置。
積回路装置において、前記試験データ処理回路を、スキ
ャン可能なレジスタ機能を有する回路で構成することを
特徴とする半導体集積回路装置。
【０１１１】（付記３７） 付記３６に記載の半導体集
積回路装置において、前記レジスタ機能を有する回路
は、試験用端子を備えていることを特徴とする半導体集
積回路装置。
積回路装置において、前記レジスタ機能を有する回路
は、試験用端子を備えていることを特徴とする半導体集
積回路装置。
【０１１２】（付記３８） 付記３４に記載の半導体集
積回路装置において、前記試験データ処理回路に対して
前記入力回路の動作クロックとは異なる試験用クロック
を供給することを特徴とする半導体集積回路装置。
積回路装置において、前記試験データ処理回路に対して
前記入力回路の動作クロックとは異なる試験用クロック
を供給することを特徴とする半導体集積回路装置。
【０１１３】（付記３９） 付記３４に記載の半導体集
積回路装置において、前記試験データ処理回路は、前記
入力ノードの接続検証に固定した試験データを処理する
ことを特徴とする半導体集積回路装置。
積回路装置において、前記試験データ処理回路は、前記
入力ノードの接続検証に固定した試験データを処理する
ことを特徴とする半導体集積回路装置。
【０１１４】（付記４０） 付記２１〜３９のいずれか
１項に記載の半導体集積回路装置において、シングルエ
ンド端子と差動端子が混在する該半導体集積回路装置の
ＪＴＡＧ試験を実行することを特徴とする半導体集積回
路装置。
１項に記載の半導体集積回路装置において、シングルエ
ンド端子と差動端子が混在する該半導体集積回路装置の
ＪＴＡＧ試験を実行することを特徴とする半導体集積回
路装置。
【０１１５】
【発明の効果】以上、詳述したように、本発明によれ
ば、高速の差動信号を扱うＬＳＩ間等においても、ノー
ドの接続検証を実施する有効な試験回路および半導体集
積回路装置を提供することができる。
ば、高速の差動信号を扱うＬＳＩ間等においても、ノー
ドの接続検証を実施する有効な試験回路および半導体集
積回路装置を提供することができる。
【図１】本発明に係る試験回路が適用される半導体集積
回路装置の一例を示すブロック図である。
回路装置の一例を示すブロック図である。
【図２】本発明に係る試験回路の第１実施例を示すブロ
ック図である。
ック図である。
【図３】本発明に係る試験回路の第２実施例を示すブロ
ック図である。
ック図である。
【図４】本発明に係る試験回路の第３実施例を示すブロ
ック図である。
ック図である。
【図５】本発明に係る試験回路の第４実施例を示すブロ
ック図である。
ック図である。
【図６】本発明に係る試験回路の第５実施例を示すブロ
ック図である。
ック図である。
【図７】本発明に係る試験回路の第６実施例を示すブロ
ック図である。
ック図である。
【図８】本発明に係る試験回路の第７実施例を示すブロ
ック図である。
ック図である。
【図９】本発明に係る試験回路の第８実施例を示すブロ
ック図である。
ック図である。
【図１０】本発明に係る試験回路の第９実施例を示すブ
ロック回路図である。
ロック回路図である。
【図１１】本発明に係る試験回路の第１０実施例を示す
ブロック回路図である。
ブロック回路図である。
【図１２】本発明に係る試験回路の第１１実施例を示す
ブロック回路図である。
ブロック回路図である。
【図１３】本発明に係る試験回路の第１２実施例を示す
ブロック回路図である。
ブロック回路図である。
【図１４】本発明に係る試験回路の第１３実施例を示す
ブロック回路図である。
ブロック回路図である。
１…コア（コアロジック）
２…入力回路部（受信回路マクロ）
３…出力回路部（送信回路マクロ）
４…シングルエンド端子部
５…テスト制御回路（ＴＡＰコントローラ）
２０−０〜２０−１８，２０…入力回路（ＢＳＲ付きの
入力回路） ３１−０〜３１−１８，３１…出力回路（ＢＳＲ付きの
出力回路） ２１０…データ入力回路 ２１１…信号処理回路（入力信号処理回路） ２１２…データ用入力バッファ ２１３…信号処理回路 ２２０…試験データ入力回路 ２２１…試験データ処理回路 ２２２…試験用入力バッファ ２２３…試験データ処理回路 ３１０…データ出力回路 ３１１…信号処理回路（出力信号処理回路） ３１２…データ用出力バッファ ３１３…信号処理回路 ３２０…試験データ出力回路 ３２１…試験データ発生回路 ３２２…試験用出力バッファ ３２３…試験データ発生回路 ＡＩ，／ＡＩ…差動入力端子（入力ノード） ＸＯ，／ＸＯ…差動出力端子（出力ノード）
入力回路） ３１−０〜３１−１８，３１…出力回路（ＢＳＲ付きの
出力回路） ２１０…データ入力回路 ２１１…信号処理回路（入力信号処理回路） ２１２…データ用入力バッファ ２１３…信号処理回路 ２２０…試験データ入力回路 ２２１…試験データ処理回路 ２２２…試験用入力バッファ ２２３…試験データ処理回路 ３１０…データ出力回路 ３１１…信号処理回路（出力信号処理回路） ３１２…データ用出力バッファ ３１３…信号処理回路 ３２０…試験データ出力回路 ３２１…試験データ発生回路 ３２２…試験用出力バッファ ３２３…試験データ発生回路 ＡＩ，／ＡＩ…差動入力端子（入力ノード） ＸＯ，／ＸＯ…差動出力端子（出力ノード）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 寺島 一宏
神奈川県川崎市幸区堀川町66番地２ 富士
通エルエスアイソリューション株式会社内
(72)発明者 西尾 茂
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2G132 AA00 AC15 AK07 AL00
5F038 DT06 DT15 EZ20
Claims (10)
- 【請求項１】 信号を出力する出力回路を有する装置に
内蔵され、該装置の接続ノードの検証を行う試験回路で
あって、 前記出力回路の出力ノードの接続検証を行うための試験
データを発生する試験データ発生回路と、 前記出力ノードに対して並列に接続され、前記試験デー
タ発生回路からの試験データを受け取って該出力ノード
に出力する試験用出力バッファと、を備えることを特徴
とする試験回路。 - 【請求項２】 請求項１に記載の試験回路において、さ
らに、信号が入力される入力回路の入力ノードに対して
並列に接続され、該入力ノードに入力された試験データ
を受け取る試験用入力バッファを備えることを特徴とす
る試験回路。 - 【請求項３】 信号を送信する出力回路、および、ノー
ドの接続検証を行う試験回路を有する半導体集積回路装
置であって、該試験回路は、 前記出力回路の出力ノードの接続検証を行うための試験
データを発生する試験データ発生回路と、 前記出力ノードに対して並列に接続され、前記試験デー
タ発生回路からの試験データを受け取って該出力ノード
に出力する試験用出力バッファと、を備えることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項３に記載の半導体集積回路装置に
おいて、前記出力回路は差動信号を出力し、且つ、前記
試験用出力バッファは該差動の出力ノードに対して前記
試験データを出力することを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項４に記載の半導体集積回路装置に
おいて、前記試験回路は、前記出力ノードの接続検証を
差動の信号状態で試験を実施することを特徴とする半導
体集積回路装置。 - 【請求項６】 請求項３に記載の半導体集積回路装置に
おいて、前記試験回路は、さらに、前記出力ノードと前
記試験用出力バッファとの間に接続されたＥＳＤ保護素
子を備えることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項３に記載の半導体集積回路装置に
おいて、さらに、信号が入力される入力回路と、該入力
回路の入力ノードに対して並列に接続され、該入力ノー
ドに入力された試験データを受け取る試験用入力バッフ
ァと、を備えることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項７に記載の半導体集積回路装置に
おいて、前記入力回路は差動信号を受け取り、且つ、前
記試験用入力バッファは該差動の入力ノードに入力され
た試験データを受け取ることを特徴とする半導体集積回
路装置。 - 【請求項９】 請求項８に記載の半導体集積回路装置に
おいて、前記試験回路は、さらに、前記差動の入力ノー
ドに入力された試験データをシングルエンド信号に変換
する回路と、該試験データを処理する試験データ処理回
路と、を備えることを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項３〜９のいずれか１項に記載の
半導体集積回路装置において、シングルエンド端子と差
動端子が混在する該半導体集積回路装置のＪＴＡＧ試験
を実行することを特徴とする半導体集積回路装置。
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