FR2814814A1 - Procede et dispositif pour etablir une interface de test avec des circuits integres a grande vitesse - Google Patents
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Abstract
Ce dispositif comprend une source de données (14) délivrant des signaux de test à un circuit intégré soumis au test (11), des relais connectant sélectivement le circuit intégré soumis au test au dispositif, des éléments de sortie (15) couplés pour recevoir des impulsions de données de la part des relais et pour distribuer les impulsions de données à une pluralité de circuits de verrouillage (17a-17d), et un élément d'échantillonnage associé à chaque circuit de verrouillage pour permettre à chaque circuit de verrouillage de transférer les impulsions de données depuis un port d'entrée à un port de sortie de chaque circuit de verrouillage (17a-17d). Application notamment au test automatique de circuits intégrés à grande vitesse.
Description
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La présente invention concerne des techniques de test et des circuits pour tester des dispositifs de communication fonctionnant à grande vitesse, dans un appareillage de test automatique (ATE).
Le challenge consistant à tester des interfaces de circuits électroniques à grande vitesse existe depuis plusieurs années. Dans la plupart des cas par le
passé, les cadences de données étaient égales à dix fois la cadence standard de l'appareillage ATE disponible. Dans certaines solutions on utilisait un multiplexage pour appliquer les sources de données à grande vitesse à des dispositifs soumis au test (DUT) recevant de façon typique des données introduites à des vitesses élevées. On se référera par exemple à"Multiplexing Test System Channels for data rates Above 1 Gbps"de David Keezer-Univ. of South Florida, 1990 International Test Conference, article 18.3.
passé, les cadences de données étaient égales à dix fois la cadence standard de l'appareillage ATE disponible. Dans certaines solutions on utilisait un multiplexage pour appliquer les sources de données à grande vitesse à des dispositifs soumis au test (DUT) recevant de façon typique des données introduites à des vitesses élevées. On se référera par exemple à"Multiplexing Test System Channels for data rates Above 1 Gbps"de David Keezer-Univ. of South Florida, 1990 International Test Conference, article 18.3.
D'autres solutions de manipulation de données envisagées antérieurement sont spécialement adaptées aux systèmes SONET et Datacom Ics, comme cela est présenté dans l'article"Frequency enhancement of digital VLSI systems", de Leslie Ackner & Mark Barber-ATsrT Bell Labs, Allentown PA, 1990 International Test Conference, article 22.1. Sur la sortie du dispositif DUT, les signaux de sortie du dispositif DUT sont testés et comparés à des valeurs attendues, et on utilise un circuit de verrouillage frontal à très large bande. Ce circuit de verrouillage capte les cadences élevées de données du dispositif DUT au moyen d'un test en plusieurs cycles. Le test en plusieurs cycles implique l'émission d'un flux binaire ayant une fréquence particulièrement élevée dans un circuit de test de nombreuses fois et le captage de chaque bit successif"lors de chaque cycle", ou bien une seule fois lorsque le flux binaire complet traverse le circuit.
Dans des dispositifs de communication et des applications à des dispositifs travaillant en réseau à grande vitesse, désignés sous les termes de sérialiseurs et désérialiseurs (SERDES), un sous-échantillonnage peut être nuisible en ce sens qu'il masque des défaillances de test. Un test clé est désigné sous l'expression test du taux d'erreurs sur les bits (BERT) en référence au nombre de bits qui sont transmis d'une manière incorrecte par le canal de communication. Ce nombre BERT est mesuré en partie par
millions (ppm). Ce nombre désigne une erreur sur un bit pour 1020 bits
millions (ppm). Ce nombre désigne une erreur sur un bit pour 1020 bits
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transmis. Un sous-échantillonnage pourrait éventuellement masquer de telles erreurs s'il se produit à l'extérieur de la fenêtre d'échantillonnage. Une autre technique traite le problème du point de vue de la conception pour aptitude au test.
D'autres solutions ont été utilisées pour tester le dispositif DUT. Par exemple une solution est désignée habituellement comme étant la technique "bouclage en retour". Ce procédé est applicable à des applications SERDES.
Dans certains dispositifs électroniques, un circuit mettant en oeuvre le bouclage en retour est situé sur une plaquette ou puce. Ce circuit de bouclage en retour connecte une broche ou un port de sortie en série du dispositif à une broche ou un port d'entrée en série. L'avantage de ce procédé est qu'il est bon marché et simple à mettre en oeuvre. Cependant, il existe plusieurs avantages associés à ce procédé. Tout d'abord, les données de test reçues sont limitées à ce qui a été transmis, ce qui complique la production de profils de test et limite la couverture de défauts de fabrication du dispositif DUT. En outre il n'est pas possible de modifier le
cadencement d'entrée. Ceci limite la capacité de l'appareil de test à caractériser le mécanisme de récupération du signal d'horloge et à injecter une instabilité pour tester la réponse du système. Le mécanisme de récupération du signal d'horloge est un mécanisme servant à récupérer le signal d'horloge qui est inséré dans les données reçues au niveau de la broche ou du port d'entrée en série. En outre, dans des applications non SERDES, un débogage et la simulation dans la solution de bouclage en retour sont difficiles étant donné qu'il n'existe aucun trajet net d'entrée de données ni aucun trajet net de sortie de données. En outre les mesures paramétriques effectuées sur le signal d'entrée en série, comme par exemple une tension d'entrée minimale, ne peuvent pas être exécutées sauf si la boucle est ouverte, et une commande d'amplitude de tension continue est appliquée au signal d'entrée en série. Enfin, les paramètres de cadencement de sortie du dispositif DUT ne peuvent pas être testés sauf si la boucle est ouverte.
cadencement d'entrée. Ceci limite la capacité de l'appareil de test à caractériser le mécanisme de récupération du signal d'horloge et à injecter une instabilité pour tester la réponse du système. Le mécanisme de récupération du signal d'horloge est un mécanisme servant à récupérer le signal d'horloge qui est inséré dans les données reçues au niveau de la broche ou du port d'entrée en série. En outre, dans des applications non SERDES, un débogage et la simulation dans la solution de bouclage en retour sont difficiles étant donné qu'il n'existe aucun trajet net d'entrée de données ni aucun trajet net de sortie de données. En outre les mesures paramétriques effectuées sur le signal d'entrée en série, comme par exemple une tension d'entrée minimale, ne peuvent pas être exécutées sauf si la boucle est ouverte, et une commande d'amplitude de tension continue est appliquée au signal d'entrée en série. Enfin, les paramètres de cadencement de sortie du dispositif DUT ne peuvent pas être testés sauf si la boucle est ouverte.
Une autre solution à ce problème implique l'intégration d'appareils externes pour augmenter la largeur de bande de l'appareillage ATE. Des appareils externes peuvent être des oscilloscopes de numérisation à large
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bande ou des boîtiers de mesure de petites instabilités. L'interface peut être établie au moyen d'un protocole GPIB (abréviation de l'expression anglaise General Purpose Interface Bus, c'est-à-dire bus d'interface à usage général). L'avantage qu'il y a à utiliser un appareil externe est la possibilité d'accroître les performances de l'appareillage de test sans mises à jour substantielles. Il permet également une corrélation simple entre l'environnement de caractérisation du banc de laboratoire et l'environnement ATE. Les inconvénients de ce procédé sont : (1) il requiert une interface complexe pour programmer des étages de commande du bus GPIB et (2) la durée de test est prolongée étant donné que l'interface typique du bus GPIB est très lente et
accroît de façon substantielle la durée de test. Bien que les étages d'attaque du système de bus GPIB soient disponibles de façon typique, il faut mettre en oeuvre des efforts particuliers pour établir la liaison entre l'interface du logiciel ATE et l'appareil nouvellement intégré. Ceci peut nécessiter le développement d'une interface graphique d'utilisateur spécial (GUI) avec des commandes spéciales d'étages de commande pour la liaison à l'oscilloscope.
accroît de façon substantielle la durée de test. Bien que les étages d'attaque du système de bus GPIB soient disponibles de façon typique, il faut mettre en oeuvre des efforts particuliers pour établir la liaison entre l'interface du logiciel ATE et l'appareil nouvellement intégré. Ceci peut nécessiter le développement d'une interface graphique d'utilisateur spécial (GUI) avec des commandes spéciales d'étages de commande pour la liaison à l'oscilloscope.
La présente invention a trait à un procédé de test et à des circuits pour tester des dispositifs de communication à grande vitesse installés dans un appareillage de test automatique par ailleurs classique (fonctionnant à vitesse plus faible) (ATE), par exemple le test de circuits intégrés fonctionnant à très grande vitesse (2,5 Gbps et une vitesse de fonctionnement supérieure) qui fonctionnent à des vitesses supérieures à celle d'un appareillage de test classique. Le circuit délivre le flux de données sortant des broches ou ports de sortie du dispositif soumis au test (DUT) à de multiples canaux de l'appareillage de test ATE. Le procédé et l'agencement de test permettent également l'injection d'une instabilité dans le signal de sortie du dispositif DUT à des fins de test. En outre la présente invention évite de sauter des bits de données dans le cas d'un test à cycles multiples (ce qui permet de sauvegarder la durée de test et le taux d'erreurs sur les bits) par duplication des ressources de l'appareillage de test pour obtenir un captage effectif en temps réel. En outre le présent procédé synchronise différents dispositif DUT de communication de données sur le cadencement du matériel de l'appareillage ATE. De plus, on décrit un procédé d'éta-
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lonnage pour compenser différentes longueurs de pistes et différentes caractéristiques de retard de propagation du circuit de test.
De façon plus précise, l'invention concerne un dispositif pour tester un circuit intégré, caractérisé en ce qu'il comporte : - une source de données couplée pour délivrer des signaux de test à un circuit intégré soumis au test, - une pluralité de relais connectant sélectivement le circuit intégré soumis au test au dispositif, - une pluralité d'éléments de sortie couplés pour recevoir des impulsions de données de la part des relais et pour distribuer les impulsions de
données à une pluralité de circuits de verrouillage, et - un élément d'échantillonnage associé à chaque circuit de verrouillage pour permettre à chaque circuit de verrouillage de transférer les impulsions de données depuis un port d'entrée à un port de sortie de chaque circuit de verrouillage.
données à une pluralité de circuits de verrouillage, et - un élément d'échantillonnage associé à chaque circuit de verrouillage pour permettre à chaque circuit de verrouillage de transférer les impulsions de données depuis un port d'entrée à un port de sortie de chaque circuit de verrouillage.
Selon une autre caractéristique de l'invention, le dispositif comporte en outre des composants à tester, dont chacun est couplé de manière à recevoir des impulsions de données de la part de la pluralité de circuits de
verrouillage, les composants à tester recevant les impulsions de données à une fréquence qui est une fraction de la fréquence du signal de sortie des circuits intégrés soumis au test.
verrouillage, les composants à tester recevant les impulsions de données à une fréquence qui est une fraction de la fréquence du signal de sortie des circuits intégrés soumis au test.
Selon une autre caractéristique de l'invention, la fraction est égale à la fréquence de sortie du circuit intégré soumis au test, divisée par le nombre des circuits de verrouillage.
L'invention en outre à un procédé qui comprend les étapes consistant à : - prévoir un circuit intégré, - appliquer des signaux au circuit intégré, - délivrer des impulsions de données reçues depuis un port de sortie du circuit intégré testé,
- distribuer les impulsions de données à chacun d'une pluralité de circuits de verrouillage, et - fixer un instant auquel chacun de la pluralité de circuits de verrouillage est validé.
- distribuer les impulsions de données à chacun d'une pluralité de circuits de verrouillage, et - fixer un instant auquel chacun de la pluralité de circuits de verrouillage est validé.
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Selon une autre caractéristique de l'invention, le procédé comprend en outre les étapes consistant à : - mesurer l'intervalle de temps entre l'initialisation du circuit intégré et la détection d'une première impulsion de données au niveau d'un port d'entrée de l'un sélectionné de la pluralité de circuits de verrouillage, - calculer une fréquence d'horloge du circuit intégré à partir de l'inter- valle de temps mesuré, et - tester le circuit intégré après l'exécution de la mesure et du calcul.
Selon une autre caractéristique de l'invention, le procédé comprend en outre l'étape consistant à transmettre un flux binaire respectif avec des niveaux de tension alternés à partir du circuit intégré pour fixer un instant auquel chacun de la pluralité de circuits intégrés est validé.
Selon une autre caractéristique de l'invention, le procédé comprend en outre l'étape consistant à contrôler des transitions de flancs au niveau de la broche de sortie de chacun de la pluralité de circuits de verrouillage pour fixer un instant auquel chacun de la pluralité de circuits de verrouillage est validé.
D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels : - la Figure 1 représente une représentation à niveau haut du présent dispositif de test ; - la Figure 2 représente un schéma détaillé du circuit de l'appareillage de test ; - la Figure 3 représente un diagramme de cadencement indiquant de quelle manière les canaux d'échantillonnage de l'appareil de test échan- tillonnent la variation du signal de sortie série du dispositif DUT ; et - la Figure 4 représente une forme de réalisation de la présente invention.
La Figure 1 est une représentation, au niveau haut, de composants
principaux du présent système de test 10. La cadence des données de test provenant du dispositif DUT 11 est plusieurs fois supérieure à la cadence des données de base des parties classiques du système de test 10. Un circuit d'interface 12 est branché entre le dispositif DUT 11 et l'appareil de test
principaux du présent système de test 10. La cadence des données de test provenant du dispositif DUT 11 est plusieurs fois supérieure à la cadence des données de base des parties classiques du système de test 10. Un circuit d'interface 12 est branché entre le dispositif DUT 11 et l'appareil de test
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13, qui inclut un système électronique de broches numériques (PEC) et un logiciel faisant fonctionner le système 10. Le dispositif DUT 11 reçoit un signal d'entrée de la part d'une source de données à grande vitesse 14, comme par exemple une carte d'horloge fonctionnant à grande vitesse (HSCC), qui peut être considérée comme un sous-composant de l'appareil de test 13. Le circuit d'interface 12 transmet le flux de données provenant du dispositif DUT 11 à des ressources multiples contenues dans l'appareil de test 13. Lorsqu'elles sont utilisées conjointement, les ressources de
l'appareil de test peuvent accepter les cadences de données très élevées auxquelles on s'intéresse. En supposant le cas de données délivrées à une cadence de 3, 2 Gbps à partir du dispositif DUT 11, quatre ressources (canaux) de l'appareil de test fonctionnant chacune à 800 Mbps nécessite- raient de recevoir la cadence (4 x 800 Mbps = 3,2 Gbps) du dispositif DUT. Le système 10 traite également la limitation de la largeur de bande des canaux de l'appareil de test. Le flux de données de sortie du dispositif DUT 11 fonctionnant à grande vitesse est transmis par l'intermédiaire d'un circuit de sortie 15 qui reproduit le signal de sortie à grande vitesse du dispositif DUT 11 et envoie le flux reproduit dans des lignes multiples 16a- 16d. Les parties de chaque flux de données exposé délivrées par le circuit de sortie sont verrouillées par l'un de la pluralité de circuits de verrouillage à largeur de bande étendue 17a-17d, qui est cadencée différemment en fonction du bit auquel on s'intéresse, qui est destiné à être collecté à partir de la sortie du dispositif DUT 11. Par exemple, dans la configuration représentée sur la Figure 1, le circuit de verrouillage 1 7a collecte le premier bit délivré par le dispositif DUT 11, le circuit de verrouillage 1 7b collecte le second bit, le circuit de verrouillage 1 7c collecte le troisième bit et le circuit de verrouillage 1 7d collecte le quatrième bit. Effectivement chaque branche du circuit de sortie 15 est sous-échantillonnée dans le domaine temporel (ce qui signifie uniquement que chaque n-ème bit dans le flux de données en série est verrouillé). En commandant l'instant auquel chaque circuit de verrouillage 17a-17d est validé pour accepter des signaux d'entrée provenant du circuit de sortie 15 par l'intermédiaire des signaux 1 8a-1 8d (CLK, C) d'échantillonnage des circuits de verrouillage, qui se déplacent depuis l'appareil de test 13 jusqu'aux circuits de verrouillage 17a-17d, on capte
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effectivement tous les bits de données du flux de sortie en série provenant du dispositif DUT 11 en parallèle. Ces bits sont captés par des lignes de transmission de données 18a-18d qui s'étendent depuis le circuit de verrouillage 17a-17d jusqu'à l'appareil de test 13. (Lorsqu'ils sont activés, les signaux d'échantillonnage du circuit de verrouillage valident les circuits de verrouillage 17a-17d pour qu'ils se verrouillent sur la valeur qui est présente au niveau de leurs entrées respectives).
La Figure 2 représente une version plus détaillée des structures de la Figure 1. Le dispositif DUT 11 délivre des signaux à une série de relais 20a- 20c utilisés pour connecter exclusivement le dispositif DUT 11 ou un élément de broche (PE) d'étalonnage 21 a et un élément de broche d'étalonnage 21b, au circuit de sortie 15 dans le circuit d'interface 12. Des tampons de sortie 22a-22c acceptent chacun un seul flux d'entrée de bits et délivrent deux"copies"de ces bits. Les tampons de sortie 22b et 22c fonctionnent de manière identique au tampon de sortie 22a de sorte que le signal de sortie envoyé à chacun des quatre circuits de verrouillage 24a-24d est constitué par des flux de données qui sont identiques à ceux introduits dans le tampon 22a. Les différents circuits de verrouillage, tampons, etc. de la Figure 2 sont classiques tant qu'ils sont capables de fonctionner avec une cadence de données adéquate.
Chaque circuit de verrouillage 24a-24d reçoit des données introduites provenant des tampons de sortie 22b et 22c, et des signaux d'entrée de verrouillage d'échantillonnage de circuits de verrouillage, provenant des couples de lignes d'échantillonnage 25a-25d. Les signaux transmis dans ces paires de lignes de transmission de signaux sont commandés par des éléments 27a et 27d de l'appareil de test, qui peuvent être des cartes de signal d'horloge à grande vitesse et font partie de l'appareil de test 13. Lorsqu'ils sont validés par leur signaux respectifs d'échantillonnage de circuits de verrouillage provenant des paires de lignes d'échantillonnage 25a- 25d, les circuits de verrouillage 24a-24d verrouillent les données provenant de leurs broches ou ports d'entrée de données sur leur broche de sortie. Au bout d'un intervalle de retard de propagation, ces données de sortie sont alors valables pour des éléments de broche (PE) 26a-26d, qui font partie de l'appareil de test 13 de la Figure 1.
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Étant donné que les cadences de données de nombreux dispositifs DUT testés par le système 10 soient telles que des erreurs de cadencement propres aux composants du système peuvent affecter la mesure des résultats de test, des ajustements corrects des flancs des signaux d'échantillonnage du dispositif DUT doivent être assurés. Cette source de données est commandée par un appareil de test 13. Une impossibilité d'obtenir un cadencement précis conduirait à ce que des données incorrectes seraient captées par l'appareil de test 13 incluant les éléments de test 26a-26d. Des imprécisions de cadencement peuvent résulter de longueurs de pistes (conducteurs) non adaptées s'étendant depuis les éléments 27a-27b de l'appareil de test jusqu'au circuit de balayage à grande vitesse 24a-24d, qui ne sont pas compensés lorsque les signaux d'échantillonnage des circuits de verrouillage présents dans la ligne 25a-25d sont validés de sorte que les circuits de verrouillage 24a-24d peuvent recevoir des entrées provenant du dispositif DUT 1. Les longueurs de pistes peuvent varier de manière à entraîner une variation aussi élevée que 30 picosecondes dans le retard de propagation en fonction de l'emplacement et du type de circuits de verrouillage 24a-24d utilisés, des éléments de sortie 22a-22d, qui sont utilisés, ainsi que les impédances des différentes pistes. Les pistes sont réalisées de façon typique avec une longueur aussi brève que possible et sont adaptées en termes d'impédance, mais on ne peut pas complètement éliminer des désadaptations. C'est pourquoi des désadaptations doivent être compensées. Des imprécisions du point de vue cadencement peuvent être également provoquées par des retards de propagation différents entre les composants de circuits intégrés de sortie 22a, 22b, 22c, qui ne sont pas compensés, et des emplacements de flancs de cadencement non adaptés parmi les canaux d'échantillonnage de l'appareil de test.
Pour que le système 10 de l'appareil de test échantillonne les circuits de verrouillage d'échantillonnage 24a-24d à l'instant correct pour éviter les problèmes mentionnés dans le paragraphe précédent, le système 10 de l'appareil de test est étalonné avant d'être utilisé pour tester les dispositifs DUT. Ci-après on va décrire un procédé pour étalonner un système de test en utilisant le signal de sortie du dispositif DUT pour produire un signal ressemblant à un signal d'horloge.
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Lorsque le processus d'étalonnage démarre, le signal d'échantillonnage produit par l'élément 27a de l'appareil de test, qui circule dans la ligne 25a fixée au premier circuit de verrouillage 24a, valide le circuit de verrouillage 24a pour verrouiller le premier bit de données provenant du dispositif DUT 11. (Le premier circuit de verrouillage verrouille le premier bit de données provenant du dispositif DUT). Ceci est exécuté par le fait que le dispositif DUT 11 transmet un flux binaire répétitif, par exemple (1010101...), qui simule un signal d'horloge. L'appareil de test 13 recherche les transitions de flanc (première, seconde, troisième transition, etc....) dans le flux binaire répétitif sur la broche ou le port de sortie du circuit de verrouillage 24a et détermine la durée nécessaire pour que les transitions apparaissent lorsque la mesure est effectuée à partir du début du processus d'étalonnage. Le cadencement correct des signaux d'échantillonnage, qui autorisent la lecture du signal de sortie provenant de la broche ou du port de sortie du circuit de verrouillage 24a, par l'appareillage de test, peut être déterminé par un logiciel situé dans l'appareil de test 13, à partir de l'instant mesuré de ces transitions. Des signaux d'échantillonnage circulant dans des lignes 29a, qui autorisent le verrouillage d'un bit transmis par le dispositif DUT 11 sur l'entrée du circuit de verrouillage 24a, sont programmés par un logiciel situé dans l'appareil de test 13 pour autoriser le verrouillage d'un bit à un instant fixé avant que le signal d'échantillonnage produit par l'appareil de test 13 permette la lecture du signal de sortie provenant de la broche ou du port de sortie du circuit de verrouillage 24a, par l'appareillage de test 26a.
(Une quantité supérieure au retard de propagation dans le circuit de verrouillage 24a est suffisante, par exemple 500 ps). Le signal d'échantillonnage qui autorise le premier circuit de verrouillage 24a à verrouiller un bit provenant du flux de sortie du dispositif DUT 11 est programmé de manière à verrouiller le premier bit, le cinquième bit, le neuvième bit, etc. provenant du flux de sortie du dispositif DUT 11 dans le circuit représenté sur la Figure 2, étant donné que cette configuration comporte quatre circuits de verrouillage 24a-24d. Cependant, d'autres formes de réalisation pourraient inclure un nombre plus important ou plus faible de circuits de verrouillage.
Le dispositif DUT 11 doit fonctionner à une vitesse suffisamment faible pour l'étalonnage de sorte que la largeur des bits de données délivrés par le
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dispositif DUT 11 est nettement supérieure à la variance dans le temps nécessaire pour qu'une impulsion de signal circule dans les différents trajets possibles en passant par les branches de sortie 15. Pour les cadences de données auxquelles on s'intéresse, une vitesse de 400 MHz ou moins est adéquate pour le dispositif de sortie DUT dans ce mode d'étalonnage (400MHz est équivalent à 2,5 ns). Cependant, la vitesse du dispositif DUT ne peut pas être proche de la composante continue étant donné que le système 10 est conçu pour tester des dispositifs DUT fonctionnant à des hautes fréquences.
Ce procédé d'étalonnage pour le signal d'échantillonnage du circuit de verrouillage circulant dans la paire de lignes 25a est répété pour le second signal d'échantillonnage se déplaçant dans la seconde paire de lignes d'échantillonnage (25b par exemple). Dans ce cas le signal d'échantillonnage qui permet au second circuit de verrouillage 24b de verrouiller des bits provenant du flux de sortie du dispositif DUT 11 est programmé de manière à verrouiller le second bit, le sixième bit, le dixième bit, etc. provenant du flux de sortie du dispositif DUT 11. La procédure est ensuite appliquée à tous les signaux d'échantillonnage pour les entrées des autres circuits de verrouillage. Une fois que cette procédure est exécutée pour
tous les circuits d'échantillonnage transmis dans les lignes 25a-25d, tous les signaux d'échantillonnage possèdent une phase qui est associée à la phase d'horloge du signal de sortie du dispositif DUT 11 à l'emplacement d'entrée correspondant du circuit de verrouillage, qu'ils échantillonnent. Étant donné que la cadence de données est suffisamment faible, le risque d'un mélange de bits de données entre les broches de sortie n'existe pas. Le cadencement de chaque signal d'échantillonnage circulant dans les lignes 25a-25d doit être ajusté sur le centre présent entre des transitions de flancs au niveau des entrées des circuits de verrouillage. Lorsque la vitesse du dispositif DUT 11 est modifiée en étant réglée sur sa vitesse de fonctionnement normal, le cadencement d'échantillonnage est normalisé par le logiciel dans l'appareil de test 13 pour satisfaire aux critères de l'exigence précédente concernant la vitesse (de façon typique supérieure).
tous les circuits d'échantillonnage transmis dans les lignes 25a-25d, tous les signaux d'échantillonnage possèdent une phase qui est associée à la phase d'horloge du signal de sortie du dispositif DUT 11 à l'emplacement d'entrée correspondant du circuit de verrouillage, qu'ils échantillonnent. Étant donné que la cadence de données est suffisamment faible, le risque d'un mélange de bits de données entre les broches de sortie n'existe pas. Le cadencement de chaque signal d'échantillonnage circulant dans les lignes 25a-25d doit être ajusté sur le centre présent entre des transitions de flancs au niveau des entrées des circuits de verrouillage. Lorsque la vitesse du dispositif DUT 11 est modifiée en étant réglée sur sa vitesse de fonctionnement normal, le cadencement d'échantillonnage est normalisé par le logiciel dans l'appareil de test 13 pour satisfaire aux critères de l'exigence précédente concernant la vitesse (de façon typique supérieure).
Un autre procédé de calcul pertinent utilise les éléments PE d'étalonnage 2l a et 21b pour étalonner le système de test 10, à la place d'un dispositif DUT 11 qui délivre un profil binaire répétitif. Les éléments
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d'étalonnage 21 a et 21b peuvent simuler le profil binaire répétitif délivré par le dispositif DUT 11, lorsqu'il est utilisé à des fins d'étalonnage.
La présente description inclut également une technique de synchronisation. Une hypothèse faite lors de l'utilisation de cette technique est que le retard de phase de sortie des données du dispositif DUT 11 est répétable.
Cela signifie que des transitions de données apparaissent toujours au même instant par rapport au cadencement du signal d'entrée du dispositif DUT. Le contenu de données peut ne pas être répétable, mais son cadencement doit l'être. Un autre moyen de décrire cette répétabilité est de dire que, lorsque
le dispositif DUT 11 est initialisé par l'appareil de test, le retard entre l'ins- tant d'initialisation et le moment du signal d'horloge de sortie du dispositif DUT présente sa première transition, est le même chaque fois qu'un dispositif DUT particulier 11 est initialisé. Dans le cas dans lequel la sortie de données provenant du dispositif DUT 11 est répétable, aucun traitement complémentaire de données captées n'est requis à des fins de test. Avec un flux de sortie de données répétable, les données captées peuvent être comparées à des données attendues pour effectuer un test.
le dispositif DUT 11 est initialisé par l'appareil de test, le retard entre l'ins- tant d'initialisation et le moment du signal d'horloge de sortie du dispositif DUT présente sa première transition, est le même chaque fois qu'un dispositif DUT particulier 11 est initialisé. Dans le cas dans lequel la sortie de données provenant du dispositif DUT 11 est répétable, aucun traitement complémentaire de données captées n'est requis à des fins de test. Avec un flux de sortie de données répétable, les données captées peuvent être comparées à des données attendues pour effectuer un test.
La synchronisation est obtenue par application de signaux d'échantillonnage à un circuit de verrouillage tel que 24a dans le circuit de test selon des incréments très rapides, alors que les données d'entrée dans le circuit de verrouillage 24a sont contrôlées. L'intervalle de temps entre l'initialisation du dispositif DUT 11 et le moment où le circuit de verrouillage 24a présente sa première transition au niveau de ses entrées, est déterminé. L'intervalle de temps est mesuré depuis l'instant d'initialisation jusqu'à l'instant où la première transition au niveau de l'entrée atteint 50 pour cent de sa valeur maximale. Cet intervalle de temps correspond à l'intervalle de temps nécessaire pour que le circuit de verrouillage 24a commence sa première transition au niveau de ses broches ou ports de sortie. Des algorithmes contenus dans l'appareil de test 13 déterminent la fréquence d'horloge d'un dispositif DUT quelconque 11, qui est initialisé moyennant l'utilisation de ce procédé grâce à l'utilisation des deux facteurs de cadencement que l'on vient de décrire. De cette manière, les signaux d'échantillonnage sont transmis en permettant à l'appareil de test 13 d'accepter les signaux de sortie du dispositif DUT 11 provenant de circuits
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de verrouillage 24a-24d précisément lorsque les signaux de sortie provenant du circuit de verrouillage 24a-24d sont stables et se situent à mi-chemin entre les périodes de transition instables. En outre le processus de synchronisation que l'on vient de décrire doit seulement être exécuté pour un seul circuit de verrouillage (tel que 24a) pour le cadencement de signaux d'échantillonnage pour tous les signaux de sortie des circuits d'échantillonnage soit déterminé. Le processus d'étalonnage décrit précédemment, qui utilise un logiciel dans l'appareil de test 13, détermine les données de retard de propagation pour chaque circuit de verrouillage 24a-24d l'un par rapport à l'autre, et ces données peuvent être utilisées pour extrapoler des instants d'échantillonnage corrects pour tous les signaux de sortie du circuit de verrouillage une fois que l'instant d'échantillonnage pour un circuit de verrouillage 24a est déterminé. En outre des signaux d'échantillonnage pour les signaux de sortie des circuits de verrouillage respectifs 24a-24d sont validés de sorte que des bits successifs ou des impulsions successives provenant du dispositif DUT 11 sont émis en direction des canaux successifs de données 26a-26d de l'appareil de test, ce qui est représenté sur la Figure 3.
L'appareil de test est programmé de manière à échantillonner les signaux de sortie provenant des circuits de verrouillage 24a-24d dans les canaux de données 26a-26d de l'appareil de test à un instant correct réglé par le processus de synchronisation. Les données attendues dans chaque canal de données 26a-26d de l'appareil de test sont une fraction des flux de données d'origine attendus de la part du signal de sortie du dispositif DUT. La Figure 3 représente la synchronisation de canal et les données attendues.
Comme cela a été mentionné précédemment, une forme de réalisation particulière utilise des dispositifs de mise de réseau à grande vitesse désigné sous le terme sérialiseurs ou désérialiseurs (SERDES). Dans une forme de réalisation, on utilise les composants représentés sur la Figure 4. Ces valeurs de composants avec des numéros de référence sur les dessins sont représentées ci-après : RÉSISTANCES : RI = 330 ohms (41)
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R2 = 43 ohms (42) R3 = 100 ohms (43) Tampon de sortie : no de pièce MC10EP11 (45) Récepteur différentiel : no de pièce MC 1 OEL 16 (46)
Diff D-FF à grande vitesse : n de pièce MC10EL52 (47) Relais HF : n de pièce Teladyne RF103 (48) Le circuit représenté sur la Figure 4 utilise également la classe ITS9000KX de l'appareil de test de la société dite Schlumberger.
Diff D-FF à grande vitesse : n de pièce MC10EL52 (47) Relais HF : n de pièce Teladyne RF103 (48) Le circuit représenté sur la Figure 4 utilise également la classe ITS9000KX de l'appareil de test de la société dite Schlumberger.
Les composants de circuits recensés ci-dessous ont été choisis pour traiter ce qui suit : 1. Agencement des pistes du panneau de test pour maintenir un environ- nement à 50 ohms avec un BW de multi-gigahertz.
2. Maintien de la longueur de pistes appariées pour différentes paires de données/signaux d'horloge 3. Utilisation de composants ECL corrects qui fournissent les vitesses requises.
4. Réglage du niveau du circuit ECL pour travailler avec une pièce d'un composant CMOS et des canaux de l'appareil de test.
5. Travail avec des signaux différentiels dans un environnement de test unilatéral. Ceci a été traité en utilisant des convertisseurs spéciaux.
Les paramètres du circuit ci-dessus sont simplement illustratifs et d'autres paramètres peuvent être choisis pour la réalisation du signal de sortie du dispositif DUT, l'étalonnage et des procédés de synchronisation selon la présente invention.
La présente invention est donnée à titre d'illustration et sans aucun caractère limitatif.
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LÉGENDES DES FIGURES FIGURE 1 a. Circuit de sortie b. Circuits de verrouillage FIGURES 2 ET 3 : Pas de légendes FIGURE 4 a. Configuration de test série à grande vitesse
Claims (7)
1. Dispositif pour tester un circuit intégré, caractérisé en ce qu'il comporte : - une source de données (14) couplée pour délivrer des signaux de test à un circuit intégré soumis au test (11), - une pluralité de relais connectant sélectivement le circuit intégré soumis au test (11) au dispositif (13), - une pluralité d'éléments de sortie couplés pour des impulsions de données de la part des relais et pour distribuer les impulsions de données à une pluralité de circuits de verrouillage (17a-17d), et - un élément d'échantillonnage associé à chaque circuit de verrouillage pour permettre à chaque circuit de verrouillage de transférer les impulsions de données depuis un port d'entrée à un port de sortie de chaque circuit de verrouillage.
2. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend des composants à tester, dont chacun est couplé de manière à recevoir des impulsions de données de la part de la pluralité de circuits de verrouillage (17a-17d), les composants à tester recevant les impulsions de données à une fréquence qui est une fraction de la fréquence du signal de sortie des circuits intégrés soumis au test (11).
3. Dispositif selon la revendication 2, caractérisé en ce que la fraction est égale à la fréquence de sortie du circuit intégré soumis au test (11), divisée par le nombre des circuits de verrouillage (17a-17d).
4. Procédé pour tester un circuit intégré, caractérisé en ce qu'il comprend les étapes consistant à : - prévoir un circuit intégré, - appliquer des signaux au circuit intégré, - délivrer des impulsions de données reçues depuis un port de sortie du circuit intégré testé, - distribuer les impulsions de données à chacun d'une pluralité de cir- cuits de verrouillage, et
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- fixer un instant auquel chacun de la pluralité de circuits de verrouillage est validé.
5. Procédé selon la revendication 4, caractérisé en ce qu'il comprend en outre les étapes consistant à : - mesurer l'intervalle de temps entre l'initialisation du circuit intégré et la détection d'une première impulsion de données au niveau d'un port d'entrée de l'un sélectionné de la pluralité de circuits de verrouillage, - calculer une fréquence d'horloge du circuit intégré à partir de l'intervalle de temps mesuré, et - tester le circuit intégré après l'exécution de la mesure et du calcul.
6. Procédé selon la revendication 4, caractérisé en ce qu'il comporte en outre l'étape consistant à transmettre un flux binaire respectif avec des niveaux de tension alternés à partir du circuit intégré pour fixer un instant auquel chacun de la pluralité de circuits intégrés est validé.
7. Procédé selon la revendication 4, caractérisé en ce qu'il comprend en outre l'étape consistant à contrôler des transitions de flancs au niveau de la broche de sortie de chacun de la pluralité de circuits de verrouillage pour fixer un instant auquel chacun de la pluralité de circuits de verrouillage est validé.
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