FR2689660A1 - Procédé pour contrôler des lignes de bus et des interfaces de bus bifilaires symétriques et dispositif pour la mise en Óoeuvre du procédé. - Google Patents

Abstract

L'invention concerne un procédé pour contrôler des lignes de bus et des interfaces de bus bifilaires symétriques et un dispositif pour la mise en œuvre du procédé. Ce dispositif comprend des moyens (16A, 16B) accouplés (A, B) à deux conducteurs de bus (10A, 10B) et qui délivrent des impulsions, sur la base de signaux de conducteurs (UB U S A , UB U S B ), possède des registres à décalage (20A, 20B), les premiers moyens (16A, 16B)) étant raccordés aux entrées de cadence (CLKA, CLKB) des registres et un signal de défaut pouvant être prélevé sur la sortie des registres. Application notamment aux systèmes de transmission de données utilisant la technique CMOS.

Description

L'invention concerne un procédé pour contrôler des lignes de bus et

interfaces de bus bifilaires symétriques pour la transmission de données en série, les polarités des deux conducteurs des lignes alternant en opposition de phase à l'état normal, et un dispositif pour

la mise en oeuvre du procédé.

Des systèmes de bus série correspondants sont connus par exemple d'après la demande de brevet allemand 38 07 418 Al, dans lequel également on insiste sur des aspects de la protection vis-à-vis du parasitage, et ce moyennant une faible dépense du point de vue construction

et du point de vue de la technique des circuits.

Pour la transmission d'informations numériques dans des voies en série, on élargit des lignes de bus bifilaires symétriques et des interfaces ou des étages d'attaque de bus symétriques Les données binaires sont transmises par exemple par l'intermédiaire de conducteurs de lignes torsadés entre eux; à cet effet, les conducteurs sont commandés en opposition de phase Pour contrôle la disponiblité, sans erreur, de telles lignes et des étages d'attaque de ligne, qui commandent ces lignes, ainsi que des récepteurs de lignes raccordés à ces étages d'attaque, on utilise différents procédés Par exemple, on insère des

bits de contrôle dans des messages devant être transmis.

Des appareils raccordés au bus contrôlent, sur la base d'une vérification de la réception correcte des bits de contrôle, l'aptitude au fonctionnement de la ligne formant bus ou de l'interface émettrice Ou bien, les télégrammes de contrôle sont émis à des intervalles de temps prédéterminés, dans la ligne formant bus Des appareils raccordés au bus vérifient si, à l'intérieur de l'intervalle de temps fixé d'une manière spécifique au système, les télégrammes de contrôle sont reçus de sorte que lors de l'absence, de ces télégrammes, on peut en conclure à un défaut du système de bus Ou bien au moyen d'un système électronique de contrôle, on contrôle et on vérifie la différence de potentiel entre les conducteurs d'une telle ligne de bus ou les potentiels des conducteurs de la ligne, et on vérifie dans quelle mesure des valeurs de tension correspondantes sont présentes en dehors des instants de changement d'état à l'intérieur de fenêtres de tolérance définies Un inconvénient de ces solutions réside dans la dépense relativement élevée en matériel ou en logiciel. Le brevet US N 04 255 809 décrit un dispositif, dans lequel par exemple un mouvement de rotation est détecté par deux capteurs lisant une marque mobile Les deux capteurs sont séparés par un certain décalage Les deux signaux des capteurs, qui sont décalés de façon correspondante dans le temps, alimentent deux compteurs, dont les sorties possédant les poids les plus élevés sont

comparées entre elles.

Sous l'effet du décalage temporel des signaux des capteurs, les états des compteurs sont également décalés réciproquement de façon correspondante En général, les sorties de poids maximum sont identiques en l'absence d'un défaut mécanique ou électrique, pendant la majeure partie du temps Cet état est évalué comme étant "sans erreur ou défaut". L'invention a pour but de proposer un procédé pour contrôler des lignes bifilaires symétriques de bus et des interfaces de bus, ainsi qu'un dispositif pour la mise en oeuvre du procédé, qui ne requièrent qu'une faible dépense en matériel et en logiciel et fonctionnent indépendamment de différences de potentiel, comme par exemple un décalage de la masse entre différents abonnés au bus. Ce problème est résolu conformément à l'invention au moyen d'un procédé du type indiqué plus haut, caractérisé par des étapes opératoires suivantes

(a) pondération par impulsions des transitions "L" >"H"-

ou "H" >"H" des premier et second signaux des conducteurs d'une ligne de bus bifilaire par dérivation, liée aux transitions, de première et seconde séquences d'impulsions; (b) progression incrémentale pas- à-pas avec un état d'entrée logique constant d'une première fonction de

décalage à pas multiples en fonction des séquences d'impul-

sions, dérivées du premier conducteur de bus, en tant qu'instructions de pas; (c) remise à l'état initial, à tous les pas, de la première fonction de transfert à pas multiples en fonction des séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de remise à l'état initial; (d) avance incrémentale pas- à-pas avec un état d'entrée logique constant d'une seconde fonction de transfert identique à pas multiples, en fonction des séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de pas; (e) remise à l'état intial, à tous les pas, de la seconde fonction de transfert à pas multiples en fonction des séquences d'impulsions dérivées du premier conducteur de bus, en tant qu'instructions de remise à l'état initial; (f) préparation des états de pas atteints respectivement en dernier lieu, de première et seconde fonctions de transfert à pas multiples, en tant que signaux caractérisant l'état de défaut respectif du second ou du premier (c'est-à-dire respectivement de l'autre) conducteur

de la ligne formant bus.

Ce problème est également résolu à l'aide d'un dispositif conforme à l'invention pour la mise en oeuvre du procédé, caractérisé en ce qu'il comporte des premiers et seconds moyens accouplés aux premier et second conducteurs de bus et qui délivrent des première et seconde impulsions, au moins en raison respectivement de chaque transition logique, dans un sens déterminé, des premier et second signaux des conducteurs, qu'il possède deux premier et second registres à décalage pouvant être chargés en série, pouvant être commandés de façon cadencée et ramenés à l'état initial en parallèle et pouvant être lus en série et comportant des première et seconde entrées de chargement, entrées de cadence, entrées de remise à l'état initial et sorties de lecture; que les entrées de chargement en série des deux registres à décalage sont placées à un niveau logique constant; que les premiers moyens sont raccordés à l'entrée de cadence du premier registre à décalage et à l'entrée de remise à l'état initiall du second registre à décalage et que les seconds moyens sont raccordés à l'entrée de cadence du second registre à décalage et à l'entrée de remise à l'état initial du premier registre à décalage; qu'un signal d'état de défaut identifiant le second conducteur de bus peut être prélevé sur la sortie du premier registre à décalage et qu'un signal d'état de défaut, qui identifie le premier conducteur de bus, peut

être prélevé sur la sortie du second registre à décalage.

Du point de vue procédé, les signaux en opposition de phase présents dans les deux conducteurs de la ligne formant bus ou dans les deux bornes de bus de l'interface de bus bifilaire sont pondérés par impulsions chacun pour soi en rapport avec une transition d'état définie Les suites d'impulsions, qui en résultent, sont utilisées pour réaliser l'avance pas-à-pas d'une fonction respective de transfert à plusieurs pas, qui est associée au conducteur de bus considéré, peut être chargé en série avec un niveau logique fixe et peut être amené à l'état initial lors de tous les pas, et les suites d'impulsions correspondantes, qui sont dérivées de façon analogue de l'autre conducteur de bus, sont utilisées pour réaliser la remise à l'état initial, pour tous les pas, de ladite fonction de transfert à pas multiples, auquel cas on procède en sens inverse en rapport avec une fonction de transfert à pas multiples associée à l'autre conducteur de bus L'état logique de l'état de pas atteint respectivement en dernier lieu d'une fonction de transfert à pas multiples caractérise alors, d'une manière purement statique, l'état de défaut le plus récent pouvant être encore détecté, de

l'autre conducteur de bus.

Selon d'autres caractéristiques de l'invention, le procédé est caractérisé par les étapes supplémentaires suivantes production de première et seconde séquences d'impulsions par filtrage passe-haut de premier et second signaux des conducteurs; production de première et seconde séquences d'impulsions par filtrage passe-haut de premier et second signaux des conducteurs; détection de transitions logiques identiques de premier et second signaux conducteurs; production de première et seconde séquences d'impulsions par déclenchement en fonction de la détermination desdites transitions de première et seconde impulsions individuelles possédant une durée prédéterminée

pour de chaque résultat de détection.

La pondération par impulsions s'effectue, conformément aux caractéristiques citées précédemment du procédé selon l'invention, par différentiation, filtrage passe-bas ou production d'impulsions commandé par les transitions d'états La production, déclenchée par des flancs d'impulsions, d'impulsions correspondantes présente l'avantage de permettre une large indépendance vis-à-vis de la vitesse de transmission dans le bus avant et après

l'apparition d'un défaut.

Selon une autre caractéristique de l'invention, le procédé est caractérisé par l'étape supplémentaire suivante: modification identique du nombre de pas qui sont réellement actifs des première et seconde fonctions de transfert à plusieurs pas en fonction d'un signal de réglage logique et évaluation des états de pas atteints respectivement en dernier lieu, de première et seconde fonctions de transfert à pas multiples, en fonction du

signal de réglage.

Selon une autre caractéristique, le procédé est caractérisé par une étape supplémentaire suivante: modification identique de la durée desdites impulsions individuelles de première et seconde séquences d'impulsions en fonction d'un signal de réglage logique et évaluation des états de pas respectivement atteints en dernier lieu de première et seconde fonctions de transfert à pas multiples

en fonction du signal de réglage.

Le procédé peut être mis en oeuvre avec les deux caractéristiques indiquées en dernier lieu en vue de réaliser une optimisation ou une adaptation de la tolérance d'erreurs ou de la fréquence binaire possible et/ou dans la pente des flancs de signaux dans le bus de manière à permettre par exemple après la détermination de l'existence d'un défaut dans le bus de tester des bus bifilaires. Le dispositif pour la mise en oeuvre du procédé comprend par exemple deux filtres passe-haut, qui sont raccordés à la ligne formant bus ou aux deux bornes du bus de l'interface de bus bifilaires, pour réaliser la différentiation des signaux de la ligne formant bus ainsi que deux registres à décalage pour réaliser les fonctions de transfert à pas multiples Les registres à décalage possèdent respectivement une entrée de données en série ainsi qu'une entrée de cadence et agissant en parallèle et une entrée de remise à l'état initial agissant en parallèle, ainsi qu'une sortie de données en série Les entrées de données des deux registres sont chargées en permanence par exemple avec niveau logique "H', en fonction du type de logique L'entrée de cadence de chaque registre à décalage est commandée respectivement par la sortie du filtre passe-haut associé au même conducteur de bus, et l'entrée de remise à l'état initial de chaque registre à décalage est commandée respectivement par la sortie du filtre passe-haut associé à l'autre conducteur de bus; dans le cas d'un état de bus sans défaut, respectivement une impulsion provenant d'un changement d'état déterminé dans un conducteur de bus ramène un niveau logique introduit de façon cadencée par des changements correspondants d'états dans l'autre conducteur de bus, à son complément, de sorte que, par exemple le niveau logique "HI" peut apparaître uniquement dans le cas d'une perturbation et dans le cas d'une remise à l'état initial, qui est de ce fait interrompue, d'un registre à décalage, à l'entrée de ce registre, et identifie de ce fait alors respectivement

l'autre conducteur de bus en tant que source d'erreur.

D'une part un avantage tient au fait que la dépense en matériel de ce dispositif est très faible étant donné que lesdits filtres peuvent être réalisés sous la forme du circuit RC simple D'autre part, à cela s'ajoute comme avantage le fait que les signaux d'erreurs sont présents de façon statique, de sorte que leur interrogation et leur évaluation au moyen d'un microprocesseur peut s'effectuer à n'importe quel instant et par conséquent avec une faible

dépense imaginable en logiciel.

Conformément à une autre caractéristique de

l'invention, les moyens accouplés sont des circuits diffé-

rentiateurs et les deux registres à décalage sont réalisés

sous la forme d'un seul composant.

Selon une autre caractéristique de l'invention, les moyens accouplés sont des filtres passe-haut et les deux registres à décalage sont réalisés en un seul composant. Selon une autre caractéristique de l'invention, les moyens accouplés sont des minuteries déclenchables de façon sélective en fonction des flancs d'impulsions,

notamment des multivibrateurs monostables.

Selon une autre caractéristique de l'invention, tous les éléments du dispositif sont réalisés d'un seul tenant sous la forme de la technique des circuits monolithiques. Selon une autre caractéristique de l'invention, le dispositif est intégré, conjointement avec au moins une fonction de bus réalisée de façon monolithique (émetteur, récepteur, émetteur-récepteur, etc) sur la même

microplaquette à semiconducteurs.

Selon une autre caractéristique de l'invention, il est conçu et réalisé avec tous les éléments qui lui sont associés, sous la forme d'une cellule standard définie dont la structure est définie et qui peut être compilée à base de silicium, et est lié en tant que tel à la topologie d'un circuit à semiconducteurs fabriqué selon une technologie quelconque et travaillant au niveau du bus et possédant une

fonction quelconque.

Les différentes caractéristiques du dispositif selon l'invention, qui viennent d'être citées, fournissent d'autres avantages par le fait que d'une part en ce qui concerne des registres à décalage prévus conformément à l'invention, on peut utiliser des circuits logiques intégrés monobloc, de sorte qu'on peut réaliser le dispositif de contrôle globalement avec un faible encombrement et à bon marché D'autre part, étant donné que par exemple les topographies de plusieurs registres à décalage utilisés sont devenues entre-temps disponibles sous la forme de cellules standards pouvant être compilées à base de silicium et qu'elles n'utilisent que des filtres RC correspondants ayant de très faibles capacités, ou bien peuvent être remplacés par des structures de multivibrateurs monostables ou des structures de minuteries, qui peuvent être également compilées à partir de silicium et sont déclenchées par les différentes impulsions, le dispositif conforme à l'invention peut être également intégré, selon une technologie très fiable, sur une plaquette monopuce de circuits intégrés monolithiques

de bus, moyennant une très faible dépense.

Selon une autre caractéristique de l'invention, les registres à décalage de la cellule standard possèdent, conformément à au moins un nombre déterminé de cellules, au moins une prise et que la cellule standard englobe en outre d'autres moyens logiques, qui, en fonction d'un signal de commande logique pouvant être envoyé à ces moyens logiques, permet de commuter la longueur effective du registre à

décalage respectivement entre au moins deux nombres d'éta-

ges et d'adapter dans une certaine mesure la largeur de tolérance de ce défaut à l'application ou à la saturation parasite. Selon une autre caractéristique de l'invention, la cellule standard comprend en outre d'autres moyens logiques, qui permettent, en fonction d'un signal de commande logique pouvant être appliqué à ces moyens logiques, d'influer sur la durée des impulsions produites par les moyens de délivrance d'impulsions et d'adapter de ce fait une fréquence limite du dispositif à la pente des flancs et/ou à la durée en bits, conforme à l'application, des signaux normaux de bus ou d'un signal de test de bus particulier. Selon une autre caractéristique de l'invention, les moyens de délivrance d'impulsions comprennent des portes CMOS branchées en cascade avec un étage de la sortie du montage en cascade, pouvant être sélectionné en fonction

dudit signal de commande logique.

Un dispositif, qui présente les caractéristiques indiquées en dernier lieu, ne convient pas uniquement, en raison d'une tolérance aux erreurs ou défauts du bus et/ou d'une fréquence limite sur laquelle on peut agir ou qui va être sélectionnée, non seulement en tant que cellule standard universelle pouvant être compilée pour le contrôle de lignes de bus et d'interfaces de bus bifilaires symétriques La possibilité de modifier la durée d'impul- sions individuelles produites au cours de la pondération des impulsions, en tant qu'impulsions de commande pour les registres à décalage et/ou la modification définie de la longueur en bits de la tolérance d'erreurs, un dispositif développé de façon correspondante permet également de tester un bus bifilaire qu'on soupçonne être perturbé et ce avec ou sans utilisation d'un signal particulier de test du bus. D'autres caractéristiques et avantages de la

présente invention ressortiront de la description donnée

ci-après prise en référence aux dessins annexés, sur lesquels: la figure la représente un schéma équivalent du dispositif pris à titre d'exemple pour la mise en oeuvre du procédé; la figure lb représente un schéma équivalent correspondant au plan des composants du dispositif de la figure la; la figure 2 représente des oscillogrammes typiques des potentiels des conducteurs du bus et de dérivées de signaux, obtenues à partir de là; la figure 3 représente des oscillogrammes typiques des potentiels de conducteurs du bus et des signaux d'état de défaut du dispositif de la figure la, et montre des effets dûs à une erreur transitoire d'un niveau élevé; la figure 4 représente un diagramme plus complexe de signaux servant à illustrer le procédé et le fonctionnement du dispositif conforme à l'invention; la figure 5 représente le schéma-bloc d'un l dispositif universel et convenant également pour tester un bus, sous la forme d'une cellule standard pouvant être

fabriquée à base de silicium.

On va expliquer le procédé conforme à l'invention

en se référant à la description de la fonction de l'exemple

de réalisation du dispositif.

La figure la représente tout d'abord l'environnement, à l'intérieur duquel le dispositif conforme à l'invention peut être utilisé de préférence Une ligne de bus série symétrique 10 comporte deux conducteurs A et l OB qui fonctionnent normalement en opposition de phase l'un par rapport à l'autre Le bus 10 est raccordé à titre d'exemple à un appareil 11, dans lequel il alimente un récepteur 12, ce dernier étant activé par l'intermédiaire d'une ligne SELECT (sélection) 15, et pouvant alors retransmettre par exemple des signaux de données, reçus par l'intermédiaire d'un étage d'attaque monophasé 13, par l'intermédiaire d'une voie de commande 14 à des fins d'évaluation A la place d'un récepteur, 12 peut tout aussi bien caractériser un émetteur-récepteur de bus, qui peut aussi bien recevoir des données que commander également le bus pour une délivrance ou une entrée de données. Le dispositif comporte tout d'abord deux filtres passe-haut 16 A et 16 B qui sont raccordés, au niveau de noeuds de couplage A et B, aux deux conducteurs 10 A et l OB de la ligne formant bus 10 Sans aucune limitation de la généralité, les noeuds de couplage A et B, équipés par exemple des deux bornes de bus d'un récepteur de bus ou d'un émetteur-récepteur de bus, en tant que parties constitutives de l'appareil 11 peuvent être identiques et dans une certaine mesure être également disposés sur "BUS" et dans un circuit intégré correspondant à un semiconducteur Dans le cas le plus simple, les filtres passe-haut 16 A et 16 B sont constitués chacun par une capacité de couplage 17 A et 17 B et par une résistance 18 A ou 18 B raccordée en série à la masse GND Par conséquent respectivement une tension UCKLA ou UCKLB peut être prélevée sur les résistances 18 A et 18 B. D'autre part, il est prévu deux registres à décalage identiques 20 A et 20 B, raccordés à la masse GND et à une tension d'alimentation VCC et comportent chacun une multiplicité de cellules de décalage; dans le cas de l'exemple il est prévu respectivement quatre cellules de ce type 21 1 A à 21 4 A et 21 1 B à 21 4 B Les entrées de données en série 4 A des deux registres à décalage sont placées de

façon fixe au potentiel Vcc (niveau "H" logique).

L'entrée de cadence CLKA, qui agit en parallèle dans les cellules de registres 21 1 A à 21 4 A, est raccordée à la sortie du filtre passe- haut 16 A, qui est associé au conducteur de bus l OA, c'est-à-dire qu'il est raccordé à la prise 19 A située entre le condensateur 17 A et une résistance de masse 18 A. L'entrée de remise à l'état initial RESET, qui agit en parallèle sur les cellules de registres 21 1 A à 21. 4 A, du registre à décalage 20 A est raccordée par l'intermédiaire d'une ligne de remise à l'état initial RSA à la sortie du filtre passe-haut 16 B associée au conducteur de bus 10 l, c'est-à-dire qu'elle est raccordée à la prise 19 B entre le condensateur 17 B et la résistance de masse 18 B. L'entrée de cadence CLKB, qui agit en parallèle sur les cellules de registres 21 1 B à 21 4 B, est raccordée à la sortie du filtre passe- haut 16 B associé au conducteur de bus 10 B, c'est-à-dire qu'elle est raccordée à la prise 19 B située entre le condensateur 17 B et la résistance de masse 18 B. L'entrée de remise à l'état initial RESET, qui agit en parallèle sur les cellules de registres 21 1 B à 21 4 B, du registre à décalage 20 B est raccordée par l'intermédiaire d'une ligne de remise à l'état initial RSB à la sortie du filtre passe-haut 16 A associé au conducteur de bus l OA, c'est-à-dire qu'elle est raccordée à la prise 19 A située entre le condensateur 17 A et la résistance de masse 18 A. Par conséquent, dans une certaine mesure, la tension de signal UCKLA, qui est dérivée du conducteur de

bus 10 A par une quasi-différentiation dans le filtre passe-

haut 16 A, est présente en tant que signal de cadence dans le registre à décalage 20 A et en tant que signal de remise à l'état initial dans le registre à décalage 20 B et, inversement, la tension de signal UCKLB, dérivée par le conducteur de bus l OB par quasi-différentiation d'un filtre passe-haut 16 B, est présente en tant que signal de cadence dans le registre à décalage 20 B et en tant que signal de remise à l'état initial dans le registre à décalage 20 A La sortie série du registre à décalage 20 A délivre le signal d'état UB pour le conducteur de bus l OB et par conséquent est désignée par 22 B; la sortie série du registre à décalage 20 B délivre le signal d'état UA pour le conducteur de bus 10 A et par conséquent est désignée par 22 A. La figure lb représente au niveau des plans du

composant une réalisation pratique d'un tel dispositif.

Les deux filtres passe-haut 16 A et 16 B sont ici également réalisés sous la forme de circuits différentiateurs simples, auxquels on a ajouté des résistances de sortie de k Q; ces résistances sont utilisées notamment pour protéger le module branché en aval, vis-à-vis d'impulsions

d'entrée négatives.

Comme autre composant individuel 23, ici par exemple un circuit CMOS intégré du type connu CD 4015 B est prévu et est branché en aval desdits filtres passe-haut 16 A et 16 B Il contient deux registres à décalage indépendants l'un de l'autre et à quatre étages Les sorties Q 4 A et Q 4 B des registres correspondent aux sorties 22 B et 22 A sur la figure la La dépense extrêmement faible en composants des

dispositifs saute aux yeux.

Le procédé et son exécution apparaîtront de façon

nette dans la description du fonctionnement qui va suivre;

à cet effet, on se référera aux figures 2 à 4. L'oscillogramme de la figure 2 représente, dans sa moitié supérieure, les variations UBUSA et UBUSB de la tension de signal en opposition de phase dans les conducteurs de bus IOA et 10 B, en l'absence de toute erreur Dans la moitié inférieure de l'oscillogramme, on a représenté les tensions de signal associées correspondantes

UCLKA et UCLKB, qui sont obtenues au moyen d'une quasi-

différentiation des tensions de signal UBUSA et UBUSB.

Les registres à décalage, qui peuvent être chargés en série et ramenés en parallèle à l'état initial, assument deux fonctions de transfert à pas multiples, qui sont déclenchées par les impulsions positives des tensions UCLKA et UCLKB Les composantes négatives de signal sont supprimées par exemple au moyen des résistances de sortie à 10 k Q branchées en amont des prises 19 A et 19 B sur la figure lb et de diodes de protection de substrat, qui sont bloquantes pour des tensions d'entrée positives et conductrices pour des tensions d'entrée négatives, aux

entrées Pl,P 6,P 9,P 14 du circuit CMOS 23.

On voit que, dans l'état sans défaut, chaque flanc de montée de la tension UBUSA du conducteur de bus fournit une impulsion de cadence positive UCLKA et que chaque flanc retombant de la tension UBUSB du conducteur de

bus introduit une impulsion de cadence négative UCLKB.

Inversement, chaque flanc de montée de la tension UBUSB du conducteur de bus déclenche une impulsion de cadence positive UCLKB et que chaque flanc retombant de la tension UBUSA du conducteur de bus déclenche une impulsion de cadence négative U LKA On va évaluer ci-après uniquement des impulsions positives; les impulsions UCLKA sont appliquées aux entrées CLKA et RSB, et les impulsions UCLKB

sont appliquées aux entrées CLKB et RSA.

Chaque impulsion positive UCLKA fait avancer d'un pas le niveau logique "WH, qui est présent à l'entrée de données DATA du registre à décalage 20 A, en direction de la cellule immédiatement suivante du registre Étant donné que simultanément cette impulsion est appliquée à l'entrée de remise à l'état initial RESET du registre à décalage 20 B, elle provoque simultanément le retour en parallèle de toutes les cellules du registre à décalage 20 B au niveau

logique "L".

Inversement, chaque impulsion de cadence positive UCLKB fait avancer d'un pas le niveau logique "H" présent à l'entrée de données DATA du registre à décalage 20 B, en

direction de la cellule immédiatement suivante du registre.

Étant donné que simultanément l'impulsion est appliquée à l'entrée de remise à l'état initial RESET du registre à décalage 20 A, elle déclenche simultanément le retour en parallèle de toutes les cellules du registre à décalage 20 A

au niveau logique "L".

Étant donné qu'il existe une symétrie complète, dans le cas d'un état de bus sans défaut, respectivement chaque impulsion UCLKA ou UCLKB, associée à un flanc montant de UBUSA ou UBUSB atteignant l'état "H', ramène par conséquent à l'état initial le registre à décalage 20 B ou A associé respectivement à l'autre conducteur de bus, de sorte que le niveau logique "'", appliqué de façon fixe aux entrées de données DATA, ne peut jamais apparaître à la sortie 22 B du registre à décalage 20 A ou à la sortie 22A du registre à décalage 22 B. Cependant, conformément à la figure 3, ceci

change dans le cas de la présence d'un défaut dans le bus.

On suppose ici qu'après la seconde transition de UBUSA dans l'état "H', il apparaît ce qu'on appelle une fermeture à niveau haut au niveau du conducteur de bus 10 B, de sorte que ce dernier reste dans l'état logique "WH Par conséquent le filtre passe-haut 16 B ne délivre plus aucune impulsion UCLKB, de sorte que le registre à décalage 20 A continue assurément à être commandé de façon cadencée par les impulsions UCLK qui sont dérivées de la tension de signal non perturbée UBUSA et apparaissent à son entrée

CLKA, mais n'est plus ramenée à l'état initial.

Il s'ensuit que, par suite du quatrième pssage de la tension de signal UBUSA à l'état "H', le signal d'état UB présent sur la sortie 22 B du registre à décalage 20 A est positionné, par l'état "L" (provoqué antérieurement par la remise à l'état initial invariable) dans l'état "H' introduit quatre cadences de décalage auparavant à l'entrée

de données DATA.

Après élimination du défaut dans le conducteur de bus l OB, déjà le passage immédiatement suivant de la tension de signal UBUSB à l'état "H' fait apparaître, à la sortie du filtre passe-haut 7 B, une impulsion correspondante UCLKB, qui en étant appliquée à l'entrée RSA du registre à décalage 20 A ramène toutes les cellules du registre à décalage 20 A au niveau "L" logique de sorte que par conséquent le signal d'état UB prend également à

nouveau le niveau logique "L".

La figure 4 représente schématiquement, dans le cas de l'exemple de courts-circuits à la masse apparaissant alternativement dans des conducteurs de bus 10 A et l OB et qui déclenchent un blocage de signaux correspondants UBUSA et UBUSB sur le niveau "L", l'apparition des signaux d'état

UA et UB caractérisant ces états de défaut.

Il est évident que le nombre de cellules par registre à décalage n'est pas déterminé que par le retard entre l'apparition d'un défaut du bus et son identification Au contraire, ce nombre d'étages détermine également la durée maximale "admissible" qui doit être comprise au niveau des transitions de "L" vers "H" dans le

bus -, pendant laquelle des défauts du bus peuvent appa-

raître, sans que l'état d'erreur "H" de UA ou UB n'appa-

raisse Ceci peut être souhaitable par exemple dans le cas de l'utilisation de protocoles de transmission tolérants au niveau d'erreurs sur les bits Dans le cas de l'exemple des figures la et lb qui comprend un nombre de quatre cellules, par conséquent tous les défauts dans le bus, qui durent pendant trois transitions ou un nombre moins important de

transitions de "L" vers "H', ne sont pas identifiées.

Par conséquent on obtient un bref temps de retard

à l'aide d'un petit nombre de cellules de registres.

Cependant, ce retard entraîne une tolérance d'erreurs sur un petit nombre de bits, c'est-à-dire une suppression, qui dure seulement quelques alternances du signal du bit, de l'état "H', qui identifie l'erreur de bus, des signaux d'état IA et IB, et inversement D'autre part, un nombre accru de cellules de registres accroît la tolérance du dispositif vis-à-vis de pointes de tensions parasites et

d'impulsions parasites dans la ligne formant bus.

Les signaux d'états Uk et UB peuvent naturellement continuer à être traités d'une manière quelconque, par exemple pour produire des signaux d'alarme ou déclencher le positionnement hors service d'un système de bus correspondant Étant donné qu'avec le procédé on identifie le conducteur de bus perturbé, on peut cependant également prendre des dispositions pour le maintien ultérieur à l'état prêt du système, c'est-à-dire par exemple dans le cadre d'un mode de fonctionnement sur en cas de défaillance lors de chaque transmission par un seul

fil.

On peut développer le dispositif en remplaçant les filtres passe-haut RC agissant en tant que circuits de différentiation, par des minuteries déclenchées par les flancs des impulsions, par exemple des multivibrateurs monostables qui, moyennant un déclenchement correspondant par des transitions "L" >' "H" >"L", produisent des impulsions UCKLA et U KLB', qui possèdent une durée constante qui dans tous les cas est réglée à une valeur inférieure au temps de répétition le plus court de flancs redressés de signaux dans les conducteurs de bus Cette variante de réalisation permet d'une manière particulièrement simple de réaliser l'intégration monolithique d'un dispositif ainsi modifié, conjointement

avec d'autres fonctions de circuits de commutation.

La faible dépense technique du point de vue des circuits prédestine le dispositif conforme à l'invention pour la réalisation monolithique dans des modules de bus à semiconducteurs comme par exemple des récepteurs, des émetteurs, des émetteurs-récepteurs, des contrôleurs de bus, etc. En particulier, le dispositif pourvu de tous les éléments qui lui sont associés, peut être conçu et réalisé sous la forme d'une cellule standard définie du point de vue structurel et pouvant être formée à partir de silicium, et peut être associé en tant que tel à n'importe quelle fonction dans la topologie d'un circuit à semiconducteurs fabriqué selon une technologie quelconque et agencé en

fonction du bus.

A cet égard, on peut également obtenir un large caractère universel pour une telle cellule standard par le fait que les registres à décalage d'une cellule standard correspondante comportent au moins une prise, pour au moins un nombre déterminé de cellules, et que la cellule standard comprend en outre des moyens logiques, qui, en fonction d'un signal logique de commande pouvant être envoyé à ces moyens, permettent de commuter la longueur effective des registres à décalage respectivement par couples au moins entre deux nombres, et d'adapter dans une certaine mesure la profondeur en bits de la tolérance d'erreur du

dispositif à l'application respective.

On peut encore accroître de façon supplémentaire le caractère universel d'une telle cellule standard par le fait que par ailleurs il est prévu des moyens supplémentaires, qui, en fonction du signal logique de commande pouvant être envoyé à ces moyens, permettent d'in-

fluer sur la réponse impulsionnelle de moyens de pondé-

ration impulsionnels 16 A,16 B et de ce fait adapter la fréquence limite du dispositif par exemple à la pente des

flancs des signaux de bus.

Des moyens de pondération correspondants peuvent être réalisés par exemple d'une manière très commode du point de vue intégration, au moyen de chaînes de portes CMOS branchées en cascade, avec un réaction partielle ou complète Pour la préparation d'une impulsion d'une durée déterminée, on utilisera en premier lieu les temps de propagation dans les portes, qui sont conditionnés par la technologie et qui sont de l'ordre de la nanoseconde Étant donné qu'aucune capacité n'est nécessaire en supplément ou que seules de très faibles capacités sont nécessaires en supplément, le besoin en place de tels dispositifs de pondération impulsionnelle sur une puce n'est pas supérieur à celui nécessaire pour des registres à décalage

correspondants de cellules standards.

Conformément à la figure 5, les deux développements indiqués en dernier lieu peuvent être réalisés de préférence d'une manière combinée dans le cadre d'une structure de cellules standard Comme étage de pondération impulsionnelle 16 A, 16 B, on prévoit ici des multivibrateurs monostables ou des bascules programmables du type indiqué plus haut et constitués par des portes CMOS branchées en cascade, et qui délivrent, lors de transitions logiques des signaux dans un sens déterminé des signaux de conducteurs UBUSA, UBUSB, les impulsions individuelles possédant une durée variable en fonction de la commande des entrées de programmation 27 A et 27 B de ces portes Pour la compensation de température, on peut coupler par réaction des montages cascades en chaîne CMOS correspondants, dont

le spécialiste est familier.

D'autre part, en aval des registres à décalage sont branchés des multiplexeurs 25 A et 25 B, dont les entrées sont raccordées à des prises Qm A à Qp A et Qm B à Qq B des registres à décalage et qui peuvent interconnecter directement, de façon statique, respectivement une prise d'un registre à décalage à sa sortie 22 B ou 22 A, en fonction de la commande de leur entrée de sélection 28 A ou 28 B. Les voies de commande 28, qui possèdent par exemple une largeur de seulement quelques bits et servent à programmer les étages de pondération d'impulsions 16 A et 16 B o les multiplexeurs de sortie 25 A et 25 B peuvent être chargés directement ou par l'intermédiaire d'un dispositif ou d'un décodeur 26, par un signal de réglage logique Un tel dispositif de verrouillage ou un décodeur 26 peut être conçu pour la réception d'un mot de réglage en parallèle ou

en série par l'intermédiaire de la voie d'entrée 29, c'est-

à-dire contenir, selon une réalisation en série/en parallèle, également un registre à décalage en tant que convertisseur série/parallèle Pour une application déterminée, on peut appliquer de façon fixe à la voie d'entrée 29 un signal de réglage correspondant, un tel signal de réglage pouvant être produit par exemple actuellement sur la puce ou bien pouvant être produit par raccordement au moyen d'un câblage fixe de bornes

extérieures de circuits intégrés (wired programming, c'est-

à-dire programmation câblée).

Pour l'exécution de tests, le signal de réglage peut être modifié par exemple par le calculateur sur puce du circuit de commutation de bus, sur la microplaquette duquel est simultanément intégrée la cellule standard, et de ce fait on peut modifier la fréquence limite et la plage de tolérances d'erreurs de signaux binaires présentes dans la ligne formant bus, dans le sens d'une fonction de filtrage d'essai En fonction de la capacité de transmission de résultats de tests par l'intermédiaire du bus, une telle cellule standard universelle permet dans une certaine mesure de réaliser un système de test de bus décentralisé, qui est décomposé en un réseau, qui convient non seulement pour la détermination des conducteurs de bus perturbés, mais en outre également pour la limitation de

l'emplacement d'une erreur de bus.

Le procédé conforme à l'invention servant à contrôler la présence de défauts de bus dans des lignes de bus bifilaires symétriques est complètement décrit dans la

description précédente du fonctionnement du dispositif; il

comprend ainsi les étapes suivantes: (a) pondération par impulsions des transitions "IL"->"H" ou "H"'->"IL" des premier et second signaux de conducteur d'une ligne de bus bifilaire au moyen de la dérivée, liée

aux transitions, de première et seconde séquences d'impul-

sions; (b) avance incrémentale pas-à-pas d'une première fonction de transfert à pas multiples, qui peut être chargée en série avec un état logique constant, en fonction des séquences d'impulsions dérivées des premiers conducteurs de bus, en tant qu'instructions de pas; (c) remise à l'état initial, dans tous les pas, de la première fonction de transfert à plusieurs pas en fonction des séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de remise à l'état initial; (d) avance incrémentale pas-à-pas d'une seconde fonction de transfert à pas multiples, pouvant être chargée en série avec un état logique constant, en fonction de séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de pas; (e) remise à l'état initial, pour tous les pas, de la seconde fonction de transfert à pas multiples en fonction des séquences d'impulsions tirées du premier conducteur de bus, en tant qu'instructions de remise à l'état initial; (f) préparation des états de pas, respectivement obtenus en dernier lieu, de première et seconde fonctions de transfert à pas multiples en tant que signaux caractérisant l'état respectif d'erreurs du second ou du premier (c'est-à-dire respectivement de l'autre) conducteur

de la ligne formant bus.

Le procédé conforme à l'invention peut être développé au moyen d'autres pas suivants:

(gl) production de première et seconde séquences d'impul-

sions par différentiation des signaux des conducteurs;

(g 2) production de première et seconde séquences d'impul-

sions par filtrage passe-haut des signaux des conducteurs de bus;

(g 2) production de première et seconde séquences d'im-

pulsions par détection de transitions logiques identiques à deux premier et second signaux de conducteurs;

production de première et seconde séquences d'im-

pulsions par suppression en fonction de la détection desdites transitions la première et seconde impulsions individuelles possédant une durée prédéterminée pour chaque

résultat de détection.

Le procédé conforme à l'invention peut être encore développé pour l'adaptation ou l'optimisation de paramètres de contrôle à une application déterminée ou pour réaliser le test de bus bifilaires, à l'aide d'au moins l'un des deux pas suivants: (hi) modification identique du nombre de pas réellement effectifs des première et seconde fonctions de transfert à pas multiples en fonction d'un signal de réglage logique (par l'intermédiaire de 28), et évaluation des états de pas, respectivement atteints en dernier lieu, de première et seconde fonctions de transfert à pas multiples en

fonction du signal de réglage.

(h 2) modification identique de la durée desdites impul- sions individuelles de première et seconde séquences d'im-

pulsions en fonction d'un signal de réglage logique (par5 l'intermédiaire de 27) et évaluation des états de pas, atteints respectivement en dernier lieu, de première et

seconde fonctions de transfert à pas multiples en fonction du signal de réglage.

Claims (13)

REVEND I CATIONS

1 Procédé pour contrôler des lignes de bus et interfaces de bus bifilaires symétriques pour la transmission de données en série, les polarités des deux conducteurs des lignes alternant en opposition de phase à l'état normal, caractérisé par les étapes suivantes

(a) pondération par impulsions des transitions "L" >"H"-

ou 'E Hl" >"W'H des premier et second signaux des conducteurs d'une ligne de bus bifilaire par dérivation, liée aux transitions, de première et seconde séquences d'impulsions; (b) progression incrémentale pas-à-pas avec un état d'entrée logique constant d'une première fonction de

décalage à pas multiples en fonction des séquences d'impul-

sions, dérivées du premier conducteur de bus, en tant qu'instructions de pas; (c) remise à l'état initial, à tous les pas, de la première fonction de transfert à pas multiples en fonction des séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de remise à l'état initial; (d) avance incrémentale pas-à-pas avec un état d'entrée logique constant d'une seconde fonction de transfert identique à pas multiples, en fonction des séquences d'impulsions dérivées du second conducteur de bus, en tant qu'instructions de pas; (e) remise à l'état intial, à tous les pas, de la seconde fonction de transfert à pas multiples en fonction des séquences d'impulsions dérivées du premier conducteur de bus, en tant qu'instructions de remise à l'état initial; (f) préparation des états de pas atteints respectivement en dernier lieu, de première et seconde fonctions de transfert à pas multiples, en tant que signaux caractérisant l'état de défaut respectif du second ou du premier (c'est-à-dire respectivement de l'autre) conducteur

de la ligne formant bus.

2 Procédé selon la revendication 1, caractérisé par l'étape supplémentaire suivante

production de première et de seconde séquences d'im-

pulsions par différentiation de premier et second signaux

des conducteurs.

3 Procédé selon la revendication 1, caractérisé par l'étape supplémentaire suivante:

production de première et seconde séquences d'impul-

sions par filtrage passe-haut de premier et second signaux

des conducteurs.

4 Procédé selon la revendication 1, caractérisé par l'étape supplémentaire suivante: détection de transitions logiques identiques de premier et second signaux des conducteurs;

production de première et seconde séquences d'impul-

sions par déclenchement en fonction de la détermination desdites transitions de première et seconde impulsions individuelles (U LA' UCLKB') possédant une durée

prédéterminée pour de chaque résultat de détection.

Procédé selon la revendication 1, caractérisé par l'étape supplémentaire suivante: modification identique du nombre de pas qui sont réellement actifs des première et seconde fonctions de transfert à plusieurs pas en fonction d'un signal de réglage logique (par l'intermédiaire de 28) et évaluation des états de pas atteints respectivement en dernier lieu, de première et seconde fonctions de transfert à pas

multiples, en fonction du signal de réglage.

6 Procédé selon la revendication 4, caractérisé par l'étape supplémentaire suivante: modification identique de la durée desdites impulsions individuelles de première et seconde séquences d'impulsions en fonction d'un signal de réglage logique (par l'intermédiaire de 27) et évaluation des états de pas respectivement atteints en dernier lieu de première et seconde fonctions de transfert à pas multiples en fonction

du signal de réglage.

7 Dispositif de mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comporte des premiers et seconds moyens ( 16 A, 16 B) accouplés (A,B) aux premier et second conducteurs de bus (IOA,1 OB) et qui délivrent des première et seconde impulsions, au moins en raison respectivement de chaque transition logique, dans un sens déterminé, des premier et second signaux des conducteurs (UBUSA, UBUSB), qu'il possède deux premier et second registres à décalage pouvant être chargés en série, pouvant être commandés de façon cadencée et ramenés à l'état initial en parallèle et pouvant être lus en série et comportant des première et seconde entrées de chargement, entrées de cadence, entrées de remise à l'état initial et sorties de lecture; que les entrées de charge en série (DATA) des deux registres à décalage ( 20 A,20 B) sont placées à un niveau logique constant (par exemple "H'); que les premiers moyens ( 16 A) sont raccordés à l'entrée de cadence (CLKA) du premier registre à décalage ( 20 A) et à l'entrée de remise à l'état initial (RS), du second registre à décalage ( 20 B) et que les seconds moyens ( 16 B) sont raccordés à l'entrée de cadence (CLKB) du second registre à décalage ( 20 B) et à l'entrée de remise à l'état initial (R 51) du premier registre à décalage ( 20 A); qu'un signal d'état de défaut identifiant le second conducteur de bus (l OB) peut être prélevé sur la sortie (QA) du premier registre à décalage ( 20 A) et qu'un signal d'état de défaut, qui identifie le premier conducteur de bus ( 10 A), peut être prélevé sur la sortie (QB) du second

registre à décalage ( 20 B).

8 Dispositif selon la revendication 7, caractérisé en ce que que les moyens accouplés ( 16 A,16 B) sont des circuits différentiateurs et que les deux registres à décalage sont

réalisés sous la forme d'un seul composant.

9 Dispositif selon la revendication 7, caractérisé en ce que que les moyens accouplés ( 16 A,16 B) sont des filtres passe- haut et que les deux registres à décalage sont

réalisés en un seul composant.

Dispositif selon la revendication 7, caractérisé en ce que les moyens accouplés sont des minuteries déclenchables de façon sélective en fonction des flancs

d'impulsions, notamment des multivibrateurs monostables.

11 Dispositif selon la revendication 7, caractérisé en ce que tous les éléments du dispositif ( 16 A,16 B,20 A,20 B) sont réalisés d'un seul tenant sous la forme de la

technique des circuits monolithiques.

12 Dispositif selon la revendication 7, caractérisé en ce qu'il est intégré, conjointement avec au moins une fonction de bus réalisée de façon monolithique (émetteur, récepteur, émetteur- récepteur, etc) sur la même

microplaquette à semiconducteurs.

13 Dispositif selon la revendication 11, caractérisé en ce qu'il est conçu et réalisé avec tous les éléments qui lui sont associés, sous la forme d'une cellule standard définie dont la structure est définie et qui peut être compilée à base de silicium, et est lié en tant que tel à la topologie d'un circuit à semiconducteurs fabriqué selon une technologie quelconque et travaillant au niveau du bus

et possédant une fonction quelconque.

14 Dispositif selon la revendication 13, caractérisé en ce que les registres à décalage de la cellule standard possèdent, conformément à au moins un nombre déterminé de cellules, au moins une prise (Qm A Qp A ou Qm B Qp B) et que la cellule standard englobe en outre d'autres moyens logiques, qui, en fonction d'un signal de commande logique pouvant être envoyé à ces moyens logiques, permet de commuter la longueur effective du registre à décalage respectivement entre au moins deux nombres d'étages et d'adapter dans une certaine mesure la largeur de tolérance de ce défaut à l'application ou à la

saturation parasite.

Dispositif selon la revendication 13, caractérisé en ce que la cellule standard comprend en outre d'autres moyens logiques, qui permettent, en fonction d'un signal de commande logique pouvant être appliqué à ces moyens logiques, d'influer sur la durée des impulsions produites par les moyens de délivrance d'impulsions ( 16 A,16 B) et d'adapter de ce fait une fréquence limite du dispositif à la pente des flancs et/ou à la durée en bits, conforme à l'application, des signaux normaux de bus ou d'un signal de

test de bus particulier.

16 Dispositif selon la revendication 15, caractérisé en ce que les moyens de délivrance d'impulsions ( 16 A,16 B) comprennent des portes CMOS branchées en cascade avec un étage de la sortie du montage en cascade, pouvant être

sélectionné en fonction dudit signal de commande logique.