JP2633651B2

JP2633651B2 - シミュレーション装置のレーシングチェック方式

Info

Publication number: JP2633651B2
Application number: JP63246913A
Authority: JP
Inventors: 誠一瓜田; 裕成小松
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH0291770A

Description

【発明の詳細な説明】［概要］２段ラッチ用FFを１単位とした回路モデルを対象に論
理シミュレーションを実行するシミュレーション装置の
レーシングチェック方式に関し、詳細遅延値を取扱ったタイミングシミレーションの１
つであるレーシングチェックが論理シミュレーションと
共に高速にできることを目的とし、詳細遅延値を考慮したクロックSKEW値発生時刻、出力
イベント発生時刻、ホールドタイム基準値及びセットア
ップタイム基準値の各基準値パラメータを準備し、回路
モデルの論理シミュレーション実行時に、出力イベント
発生時刻からクロックSKEW値発生時刻を差し引いた時間
差を演算し、この演算時間差とホールドアップ基準値の
比較判別によりレーシングを判定し、また演算時間差と
セットアップタイム基準値との比較判別によりディレイ
オーバー又はセットアップ異常を判定するようにに構成
する。

［産業上の利用分野］本発明は、２段ラッチ用FFを１単位とした回路モデル
を対象にレーシングチェックを含む論理シミュレーショ
ンを実行するシミュレーション装置のレーシングチェッ
ク方式に関する。

コンピュータ等のハードウェアの論理設計を行なうCA
E（Computer Aided Enginering）の分野にあっては、作
成された論理設計モデルを検証するためのツールとして
シミュレーション装置が使用されている。

このような論理設計モデルのシミュレーションにあっ
ては、詳細遅延値を取扱う論理シミュレーション及びタ
イミングシミュレーションが要求され、更に、論理設計
モデルを構成するFF間でのレーシグチェックを考慮した
タイミングシミュレーションが必要となる。

［従来技術］従来、CAE分野で作成された論理設計モデルのシミュ
レーションは、固定的に定めたユニット遅延値を取扱う
論理シミュレーションとタイミングシミュレーションは
別処理とする方式が一般的であり、論理設計モデルを構
成する基本プリミティブ毎に実装状態及び素子の遅延値
等を考慮した論理シミュレーションとタイミングシミュ
レーションを同時に取扱い、又レーシングチェックを行
なうタイミングシミュレーション方式はハードシミュレ
ータ装置及び又はソフトシミュレータ等は別処理となっ
ており、実用化されるに至っていない。

［発明が解決しようとする問題点］しかし、従来のユニット遅延値を取扱った論理シミュ
レーション方式にあっては、基本設計モデルのテストパ
ターン作成時における実装状態及び素子の遅延値に見合
った詳細遅延値が考慮されていないため、論理設計モデ
ルの論理動作は検証できるが、テストパターン作成時の
有効性を検証することができないという問題があった。

勿論、従来の論理シミュレーションフェーズに詳細遅
延値を考慮したタイミングシミュレーションフェーズを
追加することも考えられるが、論理シミュレーションと
レーシングチェックを含むタイミングシミュレーション
が別処理となるために論理設計モデルの検証に膨大な処
理時間がかかり、開発の効率化という点で問題があっ
た。

本発明は、このような従来の問題点に鑑みてなされた
もので、詳細遅延値を取扱ったタイミングシミュレーシ
ョンの１つであるレーシングチェックが論理シミュレー
ションと共に高速にできるようにしたシミュレーション
装置のレーシングチェック方式を提供することを目的と
する。

［問題点を解決するための手段］第１図は本発明の原理説明図であり、同図（ａ）に構
成を、同図（ｂ）に回路モデルを、同図（ｃ）にレーシ
ング判定を、同図（ｄ）にディレイオーバー判定を、更
に同図（ｅ）にセットアップ異常判定のタイミング図を
示す。

まず本発明は、論理設計モデルを構成する少なくとも
第１のラッチ用FF10と第２のラッチ用FF12を順次接続し
た回路モデルを１単位として論理シミュレーションを実
行するシミュレーション装置を対象とする。

このようなシミュレーション装置において本発明のレ
ーシングチェック方式にあっては、まず基準値パラメー
タを格納する手段として、回路モデル14を構成する第１
及び第２のFF10,12に対するクロック入力（CLK1,CLK2）
の時間差で定義されるSKEW値に基づき第２のFF12のクロ
ック入力（CLK2）の発生時刻をクロックSKEW値発生時刻
（tc）として格納したクロックSKEW値発生時刻記憶部16
と；回路モデル14を構成する第１及び第２のFF10,12が
クロック入力（CLK1）を受けてから出力（Q1）の状態が
変化するイベント発生時刻（ti）を格納したイベント発
生時刻記憶部18と；回路モデル14を構成する第１及び第
２のFF10,12のホールドタイム基準値（Th）を格納した
ホールドタイム基準値記憶部20と；回路モデル14を構成
する第１及び第２のFF10,12のセットアップタイム基準
値（Ts）を格納したセットアップタイム基準値記憶部2
2;を準備する。

これらの記憶部に格納される基準値パラメータは、素
子の論理的遅延及び実装時の線路長を考慮した詳細遅延
値に基づいた値として設定される。

そして、シミュレーションの実行により対象となった
回路モデル14の出力イベントが変化する毎に、イベント
発生時刻記憶部18から読出されたイベント遅延値［CLK
→D2（Q1）］発生時刻（ti）からクロックSKEW値発生時
刻記憶部16から読出されたクロックSKEW［CLK1→CLK2］
値発生時刻（tc）を差し引き、回路モデル14のクロック
入力から出力イベント発生までの遅延時間とSKEW値との
時間差（ΔＦ）を演算部24で演算する。

続いて、演算部24の演算時間差（ΔＦ）とホールドタ
イム基準値記憶部20から読出されたホールドタイム基準
値（Th）を第１の比較部26で比較すると共に、演算時間
差（ΔＦ）をセットアップタイム記憶部22から読出され
たセットアップタイム基準値（Ts）と第２の比較部28で
比較する。

そして最終的に、第１の比較部26の比較結果に基づき
レーシング判定処理部30でレーシング判定を行ない、ま
た第２の比較部28の比較結果に基づいてディレイオーバ
ー判定処理部32でデレィオーバーを判定すると共にセッ
トアップ異常判定処理部34でセットアップ異常を判定す
る。

ここで、レーシング判定処理部30は、回路モデル14を
構成するCLK1と第１のFF10の出力イベント（Q2）に対す
る演算時間差（ΔＦ）即ち、ディレイ値及びCLK1とFF12
のCLK2との演算時間差SKEW値となるΔＦ＝ディレイ値−
SKEWがプラスで且つ第２のFF12のホールドタイム基準値
（Th2）より小さいとき、即ち、０＜ΔＦ＜Th でレーシングと判定する。

またディレイオーバー判定処理部32は、回路モデル14
を構成する第１のFF10の出力イベント（D2）に対する演
算時間差（ΔＦ）、即ち、ディレイ値及びCLK1とFF12の
CLK2との演算時間差SKEW値となるΔＦ＝ディレイ値−SK
EWがマイナスで且つその絶対値（｜ΔF|）がFF12のセッ
トアップタイム基準値（Ts）以上の時、即ち、０＞ΔＦ且つ｜ΔF|≧Ts2 でディレイオーバーと判定する。

更に、セットアップ異常判定処理部34は、回路モデル
14を構成する第１のFF10の出力イベントに対する演算時
間差（ΔＦ）がマイナスで且つその絶対値（｜ΔF|）が
第２のFF12のセットアップタイム基準値（Ts2）より小
さい時、即ち、０＞ΔＦ且つ｜ΔF|＜Ts2 でセットアップ異常と判定する。

［作用］このような構成を備えた本発明によるシミュレーショ
ン装置のレーシングチェック方式にあっては、論理シミ
ュレーションの実行と並列に、詳細遅延値に基づく各種
基準パラメータ、即ち、クロックSKEW値発生時刻、CLK1
からのD2イベント発生時刻、ホールドタイム基準値及び
セットアップタイム基準値に基づくFF等の回路モデルに
対するレーシングチェックを高速に行なうことができ、
論理設計モデルに従って有効テストパターンを作成する
ためのクリティカルな検証を可能とし、パターン品質を
向上し、製造段階におけるLSI等の歩留りを向上するこ
とができる。

［実施例］第２図は本発明の一実施例を示した実施例構成図であ
り、第３図に示すラッチをFF10,12を順次接続した回路
モデル14を１単位として論理シミュレーションと同時に
本発明のレーシングチェックを実行する。

尚、第２図の実施例が対象となる回路モデルは、第３
図以外に第４図に示すラッチをFF10,12の前段にチェッ
クプリミティブ56,58を付加し、チェックプリミティブ5
6,58をゼロディレイとして取り扱う回路モデル、更に第
５図に示すようにラッチをFF10,12と並列にチェックプ
リミティブ56,58を設け、同様にゼロディレイとして取
り扱う回路モデルを含むものである。

このように第２図の実施例にあっては、第3,4,5図に
示した回路モデルを処理対象とするものであるが、以下
の実施例は第３図の回路モデル14を例にとって説明す
る。

まず、第２図の実施例において、レーシングチェック
のための基準値パラメータを格納するメモリとしてCLK1
→CLK2となるクロックSKEW値発生時刻メモリ16、CLK1→
D2となるイベント発生時刻メモリ18、ホールドタイム基
準値メモリ20及びセットアップタイム基準値メモリ22が
設けられる。

更に詳細に説明するならば、まずクロックSKEW値発生
時刻メモリ16には、送信側のクロックに対する受信側の
SKEW値に基づく発生時刻が格納されている。即ち、第３
図の回路モデル14を例にとると、回路モデル14にクロッ
クCLKが受信されたとき前段のFF10のクロック入力CLK1
が立ってから次段のFF12のクロック入力CLK2が立つまで
のクロック入力CLK1とCLK2の遅延時間間隔がSKEW値とし
て定義されており、従って、クロックSKEW値発生時刻メ
モリ16には、後段のFF12のクロック入力CLK2の発生時刻
（tc）が格納される。

また、CLK1→D2となるイベント発生時刻メモリ18に
は、レーシングチェック対象となるデータの状態変化を
示すイベント発生時刻が格納されており、第３図の回路
モデル14にあっては、前段のFF10の出力Q1が変化する出
力イベント発生時刻（ti）が格納されている。

更に、ホールドタイム基準値メモリ20及びセットアッ
プタイム基準値メモリ22のそれぞれには、例えば第３図
の回路モデル14を構成するFF10,12のセットアップタイ
ム及びホールドタイムの各基準値が格納される。

クロックSKEW値発生時刻メモリ16及びCLK1→D2となる
イベント発生時刻メモリ18はメモリコントローラ36によ
りアクセスされる。メモリコントローラ36に対してはネ
ット値番号、イベント発生情報、デコーダ40で解読され
たファンクションコード設定部38からの演算識別コード
が与えられている。即ち、メモリコントローラ36はクロ
ック系のネット番号にイベントが発生したとき、クロッ
クSKEW値発生時刻16をアクセスして対応するクロックSK
EW値発生時刻（tc）を出力する。同時にメモリコントロ
ーラ36はレーシングチェック対象となるデータイベント
発生時刻を格納したイベント発生時刻メモリ18をアクセ
スし、対応するイベント発生時刻（ti）を出力する。

このときメモリコントローラ36に対するネット値によ
ってトリガされたファンクションコード設定部38のファ
ンクションコードをデコーダ40で解読し、メモリコント
ローラ36の制御条件をコントロールするようになる。

このようなクロックSKEW値発生時刻メモリ16及びイベ
ント発生時刻メモリ18のメモリアクセスに加えて、ホー
ルドタイム及びセットアップタイム基準値メモリ20,22
のアクセスはメモリコントローラ44によって行なわれ
る。

即ち、クロックSKEW値発生時刻メモリ16からクロック
SKEW値発生時刻（tc）によってメモリコントローラ44を
トリガし、ホールドタイム基準値メモリ20及びセットア
ップタイム基準値メモリ22のリードアクセスを行なうよ
うにしている。ホールドタイム基準値メモリ20及びセッ
トアップタイム基準値メモリ22に対しては、チェックイ
ベント発生制御回路部46及びチェックイベント発生時刻
メモリ48が設けられる。即ち、メモリコントローラ44に
よるホールドタイム基準値メモリ20及びセットアップタ
イム基準値メモリ22のリードアクセスによりホールドタ
イム基準値及びセットアップタイム基準値がチェックイ
ベント発生制御回路部46に対し読み出されると、これら
のメモリ基準値に基づいてチェックイベント発生制御回
路部46はチェックイベント発生時刻、例えばCLK1のイベ
ントが立ってからホールドタイム基準値読出し後にチェ
ックイベントを立てる。またD2のイベントが立ってから
セットアップ基準値の読出し後にチェックイベントを立
てる。このようにして発生されたチェックイベントは、
チェックイベント発生時刻メモリ48に書き込まれる。

次にレーシングチェックのための演算処理系を説明す
る。

まず、クロックSKEW値発生時刻メモリから読み出され
たクロックSKEW値発生時刻（tc）と、イベント発生時刻
メモリ18から読み出されたレーシングチェック対象とな
るデータのイベント発生時刻（ti）は演算部24に入力さ
れる。演算部24はイベント発生時刻（ti）からクロック
SKEW値発生時刻（tc）を差し引いて時間差（ΔＦ）を求
める。

演算部24により演算される時間差（ΔＦ）は第３図の
回路モデル14を例にとると、FF10がクロック入力CLK1を
受けてから出力Q1が反転するまでの遅延時間から、クロ
ックCLK1とCLK2のSKEW値を差し引いた値を示すことにな
る。

演算部24で演算された時間差（ΔＦ）はレジスタ42に
格納される。

レジスタ42に格納された時間差（ΔＦ）は第１の比較
部26及び第２の比較部28にそれぞれ与えられる。第１の
比較部26の他方にはチェックイベント発生制御回路部46
を介してホールドタイム基準値メモリ20に格納されたホ
ールドタイム基準値、即ち第３図の回路モデル14におけ
る後段のFF12のホールドタイム基準値（Th2）が入力さ
れ、レジスタ42からの時間差（ΔＦ）とホールドタイム
基準値（Th2）との比較結果をレジスタ50に格納し、レ
ジスタ50に格納した比較結果に基づいてレーシング判定
処理部30でレーシング判定を行なうようになる。

一方、第２の比較部28の他方にはチェックイベント発
生制御回路部46を介してセットアップタイム基準値メモ
リ22から読み出されたセットアップタイム、即ち、第３
図の回路モデル14における後段のFF12のセットアップタ
イム（Ts2）が入力され、レジスタ42からの時間差（Δ
Ｆ）との比較結果がレジスタ52に格納される。レジスタ
52に格納された第２の比較部28の比較結果に基づきディ
レイオーバー判定処理部32でディレイオーバーが判定さ
れ、またセットアップ異常判定処理部34でセットアップ
異常が判定される。

更に、異常ステイタスレジスタ54が設けられ、レーシ
ング判定処理部30によるレーシング判定、ディレイオー
バー判定処理部32によるディレイオーバー判定、セット
アップ異常判定処理部34によるセットアップ異常のいず
れかが判定されると、異常ステイタスレジスタ54に異常
フラグがセットされる。

ここでレーシングディレイオーバー及びセットアップ
異常判定処理部30,32,34における判定条件を説明すると
次のようになる。まずレーシング判定処理部30によるレ
ーシング判定条件は、第３図の回路モデル14における前
段のFF10の遅延時間から（CLK1→D2＝Q1）クロックCLK1
とCLK2のSKEW値を差し引いた時間差（ΔＦ）がプラス
で、且つ時間差（ΔＦ）が後段のFF12のホールドタイム
基準値（Th2）より小さいとき、レーシングと判定す
る。

即ちレーシング判定は、０＜ΔＦ≦Th2 のときレーシングと判定される。

次にディレイオーバー判定処理部32によるディレイオ
ーバー判定は、時間差（ΔＦ）がマイナスの値をもち、
且つ時間差（ΔＦ）の絶対値（｜ΔF|）が後段のFF12の
セットアップタイム基準値（Ts2）以上のときディレイ
オーバーと判定する。即ち、０＜ΔＦ且つ｜ΔF|≧Ts2 のときディレイオーバーと判定される。

更に、セットアップ異常判定処理部34におけるセット
アップ異常の判定は、時間差（ΔＦ）がマイナスの値を
もち、且つ時間差（ΔＦ）の絶対値（｜ΔF|）が後段の
FF12のセットアップタイム基準値（Ts2）より小さいと
きにセットアップ異常と判定される。即ち、０＞ΔＦ且つ ΔＦ＜Ts2 のときセットアップ異常と判定される。

次に、第２図の実施例における処理動作を説明する。

まず、クロック系のネット値番号にイベントが発生す
ると、クロックSKEW値発生時刻メモリ16をメモリコント
ローラ36によってアクセスし、対応するクロックSKEW値
発生時刻（tc）を読み出して演算部24に入力する。ま
た、メモリコントローラ36はレーシングチェック対象の
データイベント発生時刻を格納したイベント発生時刻メ
モリ18をアクセスし、読み出したイベント発生時刻（t
i）を演算部24に入力する。このとき発生したネット値
番号によってトリガされたファンクションコード設定部
38のファンクションコードがデコーダ40によって解読さ
れ、メモリコントローラ36の制御条件をコントロールす
る。

演算部24はイベント発生時刻メモリ18から読み出され
たイベント発生時刻（ti）からクロックSKEW値発生時刻
メモリ16から読み出されたクロックSKEW値発生時刻（t
c）を差し引いて時間差ΔＦを求め、レジスタ42に格納
する。

一方、クロックSKEW値発生時刻メモリ16からの時刻読
出しによりトリガされて、メモリコントローラ44がホー
ルドタイム及びセットアップタイム基準値メモリ20,22
をアクセスし、ホールドタイム及びセットアップタイム
基準値メモリ20,22から読み出されたホールドタイム基
準値及びセットアップタイム基準値はチェックイベント
発生制御回路部46に与えられる。チェックイベント発生
制御回路部46は現在時刻にホールドタイム基準値又はセ
ットアップタイム基準値を加えることでチェックイベン
ト発生時刻及び発生イベントの状態を求め、チェックイ
ベント発生時刻メモリ48に書き込む。

この状態で更にシミュレーション時刻が進むと、チェ
ックイベント発生制御回路部46がチェックイベント発生
時刻メモリ48をアクセスして第１の比較部26にホールド
タイム基準値（Th2）を出力すると共に第２の比較部28
にセットアップタイム基準値（Ts2）を出力する。

従って、第１の比較部26でレジスタ42からの時間差
（ΔＦ）とチェックイベント発生制御回路部46からのホ
ールドタイム基準値（Th2）との比較判別が行なわれて
比較結果がレジスタ50に格納され、同様に第２の比較部
28においても時間差（ΔＦ）とセットアップタイプ基準
値（Ts2）との比較判別が行なわれて比較結果がレジス
タ52に格納される。

続いて、レジスタ50の比較結果に基づきレーシング判
定処理部30でレーシング判定が行なわれ、前述したレー
シング判定条件を満たしていれば異常ステイタスレジス
タ50にレーシングを示す異常フラグをセットする。

また、レジスタ52に格納された比較結果に基づきディ
レイオーバー判定処理部32及びセットアップ異常判定処
理部34でそれぞれ判定処理が行なわれ、ディレイオーバ
ー又はセットアップ異常が判定されると異常ステイタス
レジスタ54に異常フラグをセットするようになる。

第６図は第２図の実施例におけるレーシングチェック
のための処理ステップ説明図である。

第６図において、まず時刻でクロックSKEW値、即ち
クロックSKEW値発生時刻（tc）のリードが行なわれ、同
時刻となるで同時にクロック−データディレイ値、即
ちイベント発生時刻（ti）のリードが行なわれる。続い
て、時刻で両者の差として時間差（ΔＦ）を求める。
また時刻，と同じ時刻でセットアップタイム基準
値及びホールドタイム基準値がリードされる。続いて時
刻で時間差（ΔＦ）とセットアップタイムとの比較判
別が行なわれ、同じ時刻で時間差（ΔＦ）とホールド
タイム基準値との比較判別が行なわれ、その後の同じ時
刻，，において、ディレイオーバー判定処理、セ
ットアップ判定処理、更にレーシング判定処理が行なわ
れることになる。

第７図は第３図の回路モデム14を対象とした第２図の
実施例による本発明のレーシングチェックにおけるタイ
ミング条件と判定条件を示した処理説明図である。

即ち、第７図（ａ）のタイミング条件にあっては、第
３図の回路モデル14における前段のFF10に対するクロッ
ク入力CLK1、後段のFF12に対するクロック入力CLK2、FF
10に対するデータ入力D1、FF10の出力Q1、即ちFF12のデ
ータ入力D2、更に後段のFF12の出力Q2については、第７
図（ｂ）に示す判定条件（Ａ）（Ｂ）（Ｃ）による異常
状態と、いずれにも該当しない正常時に分けて示してい
る。

まず第７図において、クロック入力CLK1としてNo.1,N
o.2が入力したときのタイミング条件を説明する。

FF10に対するクロック入力CLK1に対し後段のFF12に対
するクロック入力CLK2は図示のようにSKEW−１となる時
間遅れをもち、このため本発明のレーシングチェックに
あっては、クロックCLK2が立ち上がった時刻tc1がクロ
ックSKEW値発生時刻として検出される。

続いて、クロックCLK1とデータD1に基づき時刻（ti
1）のタイミングでFF10の出力Q1が立ち上がり、この時
刻（ti1）がイベント発生時刻として検出される。その
結果、レーシングディレイオーバー及びセットアップ異
常を判定するために使用する時間差（ΔＦ）が ΔＦ＝ti1−tc1 として演算される。このとき時間差（ΔＦ）はプラスの
値をもつことから第７図（ｂ）の（Ａ）に示すレーシン
グ判定の対象となる。

ここで時間差ΔＦが後段のFF12のホールドタイム（Ts
2）より大きければ、FF12の出力Q2は正常のタイミング
に示すようにラッチFFの出力Q1が立ち下がった後の所定
遅延後に立ち上がるタイミング条件となる。

これに対し時間差（ΔＦ）がFF12のホールドタイム
（Ts2）より小さかった場合には、レーシングの判定条
件（Ａ）が成立し、FF10の出力Q1が立ち上がっている状
態で同時に次段のFF12の出力Q2も立ち上がってしまうQ2
異常に示すレーシングを生ずることになる。

第７図（ａ）のタイミング条件における右側のNo.N及
びNo.N＋１のクロックについては、ディレイオーバー及
びセットアップ異常の判定処理を示している。

即ち、No.N及びNo.N＋１のクロックCLK1,CLK2のSKEW
によってクロックSKEW値発生時刻（ｔcn）が検出され、
一方、No.NのクロックCLK1の立ち上がりから所定の遅延
時間でFF、１のQ1出力が立ち上がり、このQ1の立ち上が
り時点がイベント発生時刻（ｔin）として検出される。

このNo.N,N＋１クロックの場合、イベント発生時刻
（ｔin）はSKEW値によって遅延が伴ったCLK2の発生時刻
（ｔcn）より前に発生し、その結果、 ΔＦ＝ｔin−ｔcn で与えられる時間差（ΔＦ）はマイナスの値をもつこと
になる。

このように時間差（ΔＦ）がマイナスの値をもった場
合、第７図（ｂ）に示すディレイオーバーの判定条件
（Ｂ）、またはセットアップ異常の判定条件（Ｃ）に関
する判定処理が行なわれる。

もしマイナスの値をもつ時間差（ΔＦ）の絶対値がFF
12のセットアップタイム基準値（Ts2）以上であれば、
ディレイオーバーの判定条件（Ｂ）が成立し、第７図
（ａ）の中に判定条件（Ｂ）で示すFF12の出力Q2の異常
を生ずる。

一方、マイナスの値をもつ時間差（ΔＦ）の絶対値が
FF12のセットアップタイム（Ts2）より小さければ、セ
ットアップ異常の判定条件（Ｃ）が成立し、第７図
（ａ）のタイミング条件の中に判定条件（Ｃ）で示すよ
うにFF12のQ2出力に状態変化が起きないセットアップ異
常を生ずることになる。

第８図は本発明のレーシングチェック方式における他
の判定処理を示した説明図であり、この実施例にあって
は、フラグチェックのみによってレーシング、ディレイ
オーバー及びセットアップ異常を判定できるようにした
ことを特徴とする。

第８図において、同図（ａ）に示すタイミング条件及
び同図（ｂ）に示す判定条件は第７図の場合と同じであ
る。

これに加えて第８図にあっては、全てフラグチェック
によりレーシング、ディレイオーバー、セットアップ異
常の判定条件をみることから、クロックCLK1及びCLKに
つきセットアップタイム及びホールドタイムのチェック
イベントを縦向きの矢印で示すように発生し、更にクロ
ック変化、データ変化、異常フラグのセット・リセット
を行なっており、これらのフラグ状態によって第７図の
場合と全く同様にしてレーシング、ディレイオーバー、
セットアップ異常を判定することができる。

［発明の効果］以上説明してきたように本発明によれば、論理シミュ
レーションの実行と並列に詳細遅延値に基づく各種の基
準パラメータを用いたラッチ用FF等の回路モデルに対す
るレーシングチェックを高速に処理することができ、こ
れによって論理設計モデルに対するクリティカルなタイ
ミング検証を行なうことができる。

また、論理設計モデルからテストパターンを作成する
ための検証を高速化でき、更に有効パターンを得るため
のタイミング検証ができるため、テストパターンの品質
向上による製造工程におけるLSI等の歩留りを向上する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図；第２図は本発明の実施例構成図；第3,4,5図は本発明の処理対象回路モデル説明図；第６図は本発明の処理ステップ説明図；第７図は本発明の処理説明図；第８図は本発明の他の処理説明図である。図中、 10,12:FF 14:回路モデル 16:クロックSKEW値発生時刻記憶部 18:イベント発生時刻記憶部 20:ホールドタイム基準値記憶部 22:セットアップタイム基準値記憶部 24:演算部 26:第１の比較部 28:第２の比較部 30:レーシング判定処理部 32:ディレイオーバー判定処理部 34:セットアップ異常判定処理部 36,44:メモリコントローラ 38:ファンクションコード設定部 40:デコーダ 42,50,52:レジスタ 46:チェックイベント発生制御回路部 48:チェックイベント発生時刻メモリ 54:異常ステータスレジスタ 56,58:チェックプリミティブ

Claims

(57)【特許請求の範囲】

【請求項１】論理設計モデルを構成する少なくとも第１
のラッチ用FF（10）と第２のラッチ用FF（12）を順次接
続した回路モデル（14）を１単位として論理シミュレー
ションを実行するシミュレーション装置に於いて、前記回路モデル（14）を構成する第１及び第２のFF（1
0,12）に対するクロック入力（CLK1,CLK2）の時間差で
定義されるSKEW値に基づき第２のFF（12）に対するクロ
ック入力（CLK2）の発生時刻をクロックSKEW値発生時刻
（tc）として格納したクロックSKEW値発生時刻記憶部
（16）と；前記回路モデル（14）を構成する第１及び第２のFF（1
0,12）がクロック入力（CLK1）を受けてから出力（Q1）
の状態が変化するイベント発生時刻（ti）を格納したイ
ベント発生時刻記憶部（18）と；前記回路モデル（14）を構成する第１及び第２のFF（1
0,12）のホールドタイム基準値（Th）を格納したホール
ドタイム基準値記憶部（20）と；前記回路モデル（14）を構成する第１及び第２のFF（1
0,12）のセットアップ基準値（Ts）を格納したセットア
ップタイム基準値記憶部（22）と；前記回路モデル（14）の論理シミュレーション実行時
に、前記イベント発生時刻記憶部（18）から読出された
イベント発生時刻（ti）から前記クロックSKEW値発生時
刻記憶部（18）から読出されたSKEW発生時刻（ts）を差
し引いて前記回路モデル（14）のクロック入力から出力
イベント発生までの遅延時間とクロックSKEW値との時間
差（ΔＦ）を演算する演算部（24）と；該演算部（24）の演算時間差（ΔＦ）と前記ホールドタ
イム基準値（20）から読出されたホールドタイム基準値
（Th）とを比較する第１の比較部（26）と；前記演算部（24）の演算時間差（ΔＦ）と前記セットア
ップタイム基準値記憶部（22）から読出されたセットア
ップタイム基準値（Ts）とを比較する第２の比較部（2
8）と；前記第１の比較部（26）の比較結果に基づいてレーシン
グ判定するレーシング判定処理部（30）と；前記第２の比較部（28）の比較結果に基づいてディレイ
オーバー及びセットアップ異常を判定するディレイオー
バー判定処理部（32）及びセットアップ異常判定処理部
（34）と；を備えたことを特徴とするシミュレーション装置のレー
シングチェック方式。
【請求項２】前記レーシング判定処理部（30）は、前記
回路モデル（14）を構成する第１のFF（10）の出力イベ
ントに対する演算時間差（ΔＦ）がプラスで且つ前記第
２のFF（12）のホールドタイム基準値（Th2）より小さ
い時に、レーシンングと判定することを特徴とする請求
項１記載のシミュレーション装置のレーシングチェック
方式。
【請求項３】前記ディレイオーバー判定処理部（34）
は、前記回路モデル（14）を構成する第１のFF（10）の
出力イベントに対する前記演算時間差（ΔＦ）がマイナ
スで且つ演算時間差の絶対値（｜ΔF|）が前記第２のFF
（12）のセットアップタイム基準値（Ts2）以上の時、
ディレイオーバーと判定することを特徴とする請求項１
記載のシミュレーション装置のレーシングチェック方
式。
【請求項４】前記セットアップ異常判定処理部（34）
は、前記回路モデル（14）を構成する第１のFF（10）の
出力イベントに対する演算時間差（ΔＦ）がマイナスで
且つ演算時間差の絶対値（｜ΔF|）が前記第２のFF（1
2）のセットアップタイム基準値（Ts2）より小さい時に
セットアップ異常と判定することを特徴とする請求項１
記載のシミュレーション装置のレーシングチェック方
式。