KR101588865B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 정전기 보호용 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 고전압 정전기 방전(ESD, Electrostatic discharge) 또는, 고전류 서지(Surge)로부터 전자기기를 보호하기 위한 정전기 보호용 반도체 소자에 있어서, 상기 정전기 보호용 반도체 소자는 단일 칩 상에 형성된 벌크 PIN 다이오드와, 표면 PIN 다이오드와, 펀치쓰로우 다이오드를 포함하여 형성되며, 상기 벌크 PIN 다이오드는 상기 펀치쓰로우 다이오드와 병렬로 연결되고, 상기 표면 PIN 다이오드는 상기 펀치쓰로우 다이오드와 직렬로 연결되며, 상기 정전기 보호용 반도체 소자는 음전하에 의한 ESD 또는 서지 인가될 경우, 상기 벌크 PIN 다이오드로 ESD 또는 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 또는 서지 인가 시 상기 표면 PIN 다이오드를 통해 상기 펀치쓰로우 다이오드로 전하를 전달하는 것을 특징으로 하는 정전기 보호용 반도체 소자에 관한 것이다.
Description
본 발명은 저 정전용량(capacitance)을 가지고 동시에 저 전압에서 동작하는 정전기 보호용 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 고속으로 동작하는 회로의 외부에서 유입되는 고전압 정전기 방전(ESD, electrostatic discharge) 또는 고전류 서지(Surge)로부터 회로를 보호할 수 있는 정전기 보호용 반도체 소자 및 그 제조 방법에 관한 것이다.
전자기기 또는 장치는 사용 방법이나 환경에 따라 필연적으로 ESD 신호나 서지 전류에 노출되고, 이로 인해 전자기기 또는 시스템이 손상될 수 있다.
따라서, 이러한 ESD 신호 또는 서지 전류로부터 전자기기 및 시스템을 보호해야 하는데, 이를 위해서 도 1에 도시된 바와 같이 ESD 및 서지 보호용 소자(이하 '정전기 보호용 소자'라고 함)의 장착이 반드시 필요한 것으로 인식된다.
특히, 휴대용 전자기기, 컴퓨터, TV, 오디오 시스템 등에 사용되는 USB, HDMI, DVI 같은 인터페이스 소자는 ESD나 서지에 매우 취약하므로, 이러한 인터페이스 소자를 보호하기 위해서 정전기 보호용 소자를 필수적으로 구비해야 한다.
그러나, ESD 및 서지로부터 장치를 보호를 위해 장착되는 정전기 보호용 소자는 고속 인터페이스 소자의 정상 동작 시 소자의 동작에 영향을 주어서는 안 된다. 이에 따라, 정전기 보호 소자의 정전 용량이 매우 작도록 설계되어야 한다.
또한, 전자 기기의 고속 고성능화에 전력 소모가 많아짐에 따라 시스템에 적용되는 반도체 부품 등의 저전력 저전압 동작이 필연적으로 요구된다.
따라서 저 전압에서 고속으로 동작하는 전자 회로에 적용하는 정전기 보호 소자는 동작 전압이 낮고, 정전 용량이 작아야 한다.
일반적으로, 전자기기 및 시스템을 ESD나 서지로부터 보호하기 위해서 도 2A에 도시된 바와 같은 제너 다이오드가 많이 사용된다. 그러나 높은 ESD와 서지로부터 전자기기 및 시스템을 보호하기 위해서는 제너 다이오드의 면적이 커야 하고, 이에 따라 제너 다이오드의 정전 용량이 또한 커지게 된다.
따라서 고속으로 동작하는 인터페이스 소자 보호용으로 이러한 다이오드를 적용하게 되면 높은 정전 용량으로 인하여 인터페이스 소자가 정상적으로 동작할 때 신호 지연 등과 같은 문제를 야기시켜 오동작을 유발하는 문제가 발생할 수 있다. 또한 동작 전압이 높아 정전기 보호 소자를 통과한 정전기 신호가 회로의 동작 전압 보다 높아 회로 내 반도체 부품에 잠재적인 불량을 유발할 수 있다.
전술한 문제를 회피하기 위해서는 정전 용량이 작으면서도 낮은 전압에서 동작하고 높은 ESD와 서지를 견딜 수 있는 소자의 적용이 바람직한 것으로 고려된다.
이러한 소자로서, 종래 기술에서는, 제너 다이오드 대신에 정전 용량이 작은 세라믹 계열의 TVS(transient voltage suppressor)인 MOV(metal oxide varistor)나 폴리머 TVS 소자 등이 사용되어 왔다(도 2B 및 도 2C 참조).
그러나 세라믹 계열의 TVS나 폴리머 TVS 소자는 정전 용량이 작은 반면, ESD나 서지의 유입 시 시스템에 인가되는 잔류 전압인 클램핑(clamping) 전압이 매우 높아 잔류 전압으로 인하여 저 전압에서 동작하는 시스템 열화를 유발하는 단점이 있다. 또한, 이러한 세라믹 계열의 TVS나 폴리머 소자는 ESD나 서지 신호의 인가 후 높은 누설 전류를 유발시켜 시스템의 특성을 열화 시키는 원인이 된다.
따라서 이러한 소자들은 고속 인터페이스 소자의 ESD나 서지 보호용 소자로는 적합하지 않은 것으로 고려된다.
국내공개특허 제2013-0046262호("정전기 보호용 반도체 소자의 제조방법", 이하 선행문헌 1)에서는 전자 기기의 입출력단에 위치하여 외부에서 유입되는 순간적인 고전압 ESD나 고전류 서지로부터 기기를 보호해주는 정전기 보호용 반도체 소자의 제조 방법에 대해서 개시하도 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 전자기기나 시스템을 ESD 및 서지로부터 보호할 수 있는, 매우 작은 정전 용량과 저 전압에서 동작하는 정전기 보호용 반도체 소자 및 이를 제조하는 방법을 제공하는 것을 목적으로 한다.
또한, USB, HDMI 및 DVI 같은 고속 인터페이스 소자에 적합한 ESD 및 서지로부터 보호할 수 있는 반도체 소자 및 이를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 소자의 제조 시 고 에너지(>1.5Mev) 이온 주입 방법을 적용하여 고온 확산 공정을 최소화함으로써 소자 특성 개선과 함께 칩 사이즈를 최소화할 수 있는 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자는, 고전압 정전기 방전(ESD, Electrostatic discharge) 또는, 고전류 서지(Surge)로부터 전자기기를 보호하기 위한 정전기 보호용 반도체 소자에 있어서, 상기 정전기 보호용 반도체 소자는 단일 칩 상에 형성된 벌크 PIN 다이오드와, 표면 PIN 다이오드와, 펀치쓰로우 다이오드를 포함하여 형성되며, 상기 벌크 PIN 다이오드는 상기 펀치쓰로우 다이오드와 병렬로 연결되고, 상기 표면 PIN 다이오드는 상기 펀치쓰로우 다이오드와 직렬로 연결되며, 상기 정전기 보호용 반도체 소자는 음전하에 의한 ESD 또는 서지 인가될 경우, 상기 벌크 PIN 다이오드로 ESD 또는 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 또는 서지 인가 시 상기 표면 PIN 다이오드를 통해 상기 펀치쓰로우 다이오드로 전하를 전달하는 것을 특징으로 한다.
더불어, 상기 정전기 보호용 반도체 소자는 상기 벌크 PIN 다이오드, 상기 표면 PIN 다이오드 및 상기 펀치쓰로우 다이오드들을 분리하기 위한 소자 격리층과 상기 제너 다이오드의 웰 영역을 더 포함하여 형성되며, 상기 소자 격리층과 상기 웰 영역이 고 에너지 0° 기울임으로 이온 주입을 통해 형성된 것을 특징으로 한다.
또한, 상기 정전기 보호용 반도체 소자는 상기 벌크 PIN 다이오드가 금속 패드하단에 위치하고, 기생 정전 용량을 줄이기 위해 벌크 PIN 다이오드의 N형 접합부 주위 금속 패드 아래에 N형 부유층이 형성된 것을 특징으로 한다.
게다가, 상기 정전기 보호용 반도체 소자는 상기 펀치쓰로우 다이오드의 애노드와 캐소드 전극이 모두 상부에 위치하고, P형 버퍼층을 포함하는 NPN 수평형 바이폴라 구조를 갖는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자의 제조 방법은, 고 에너지(>1.0MeV) 이온 주입과 확산에 의해, 표면 PIN 다이오드와 펀치쓰로우 다이오드가 형성되는 N형 플러그와 N형 웰을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이 때, 상기 정전기 보호용 반도체 소자의 제조 방법은 상기 표면 PIN 다이오드를 고농도의 N형 불순물을 이온 주입하고, 그 상부에 동일 수준의 P형 불순물을 보상(Compensation) 이온 주입하여 진성 영역을 형성하는 것을 특징으로 한다.
또한, 상기 정전기 보호용 반도체 소자의 제조 방법은 상기 표면 PIN 다이오드 및 상기 펀치쓰로우 다이오드를 위한 각 영역의 P형 접합부를 복수개의 핑거 형태로 형성하는 것을 특징으로 한다.
더불어, 상기 표면 PIN 다이오드에 대한 복수개의 핑거 형태의 접합부는 쇼트키 콘택으로 구현되는 것을 특징으로 한다.
상기와 같은 구성에 의한 본 발명의 정전기 보호용 반도체 소자 및 그 제조 방법은 종래의 정전기 보호 소자로는 구현이 어려운, 고속 인터페이스 소자에 적합한 본 발명의 정전 용량이 매우 작은 정전기 보호용 소자는 회로의 동작에 영향을 주지 않고 ESD 및 서지 신호로부터 회로를 보호할 수 있다.
아울러, 낮은 정전 용량을 유지하면서 기존의 제너 다이오드를 저 전압 펀치쓰로우 다이오드로 대치하여 저 전압에서 고속으로 동작하는 전자회로를 회로의 동작에 영향을 주지 않고 ESD 및 서지 신호로부터 회로를 보호할 수 있다.
본 발명은 고에너지 이온 주입 공정을 활용하여 고온 확산 공정을 최소화함으로써 소자 특성 개선과 함께 칩 사이즈를 최소화할 수 있다.
또한, 본 발명은 보호 소자의 정전 용량을 결정하는 PIN 다이오드를 불순물 농도가 낮은 에피층을 이용하여 기존의 기술에 비해 정전 용량을 획기적으로 줄이고, 금속 패드 등에서 발생하는 기생 특성을 제거할 수 있다.
도 1은 ESD 및 서지 신호로부터 전자기기를 보호하기 위한 정전기 보호용 반도체 소자가 전자기기에 결합된 예시도이다.
도 2는 종래의 정전기 보호용 반도체 소자를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자의 회로도이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 정전기 보호용 반소제 소자의 제조 과정의 각 단계를 나타낸 예시도이다.
도 12 내지 도 15는 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 벌크 PIN 다이오드의 구현예를 나타낸 도면이다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 구현예를 나타낸 도면이다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 형성 과정의 각 단계를 나타낸 예시도이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 핑거 형태의 셀 구조를 나타낸 도면이다.
도 24 내지 도 27은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 펀치쓰로우 다이오드의 형성 과정의 각 단계를 나타낸 예시도이다.
도 2는 종래의 정전기 보호용 반도체 소자를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자의 회로도이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 정전기 보호용 반소제 소자의 제조 과정의 각 단계를 나타낸 예시도이다.
도 12 내지 도 15는 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 벌크 PIN 다이오드의 구현예를 나타낸 도면이다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 구현예를 나타낸 도면이다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 형성 과정의 각 단계를 나타낸 예시도이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 표면 PIN 다이오드의 핑거 형태의 셀 구조를 나타낸 도면이다.
도 24 내지 도 27은 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자에서 펀치쓰로우 다이오드의 형성 과정의 각 단계를 나타낸 예시도이다.
이하 첨부한 도면들을 참조하여 본 발명의 일 실시예에 따른 정전기 보호용 반도체 소자 및 그 제조 방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 명세서 전반에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이 때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
전술한 바와 같이, 전자기기의 정전기 보호용 소자로 주로 적용되었던 제너 다이오드, 세라믹 TVS 및 폴리머 TVS는 USB, HDMI 및 DVI 같은 고속 인터페이스 소자에 대한 정전기 보호용 소자로는 높은 정전 용량과 높은 누설 전류 및 높은 클램핑 전압 등으로 인하여 적합하지 않다.
특히, 제너 다이오드를 이용할 경우, ESD 및 서지 보호를 위한 신호선의 정전 용량을 작게 하기 위해서는 제너 다이오드의 면적을 줄여야 하는데, 이것은 ESD 및 서지 보호 레벨이 낮아지게 되는 결과를 가져온다. 따라서 낮은 선로 정전 용량을 유지하며 높은 ESD 및 서지 보호 레벨을 높이기 위해서, 본 발명은 작은 정전용량을 유지하기 위해 크로우바(crowbar) 개념을 도입한 레일-투-레일(rail-to-rail) 방식을 적용하고, 낮은 동작 전압을 구현하기 위해 어벌런치 현상으로 동작하는 기존의 제너 다이오드를 낮은 전압에서 수평 형 펀치쓰로우 다이오드 구조로 대치하여 구현하였다.
본 발명은 이러한 개념을 토대로 실리콘 기반의 제너 다이오드에 정전 용량이 매우 작고 캐리어 모듈레이션에 의해 직열 저항이 작은 벌크(bulk) PIN 다이오드와 표면(surface) PIN 다이오드를 연결하여, 음 전하 정전기 유입 시 벌크 PIN 다이오드를 통해 유입된 전하를 칩 하단부의 접지로 바이패스 시키고, 양전하 정전기 유입 시는 유입된 전하를 표면 PIN 다이오드를 통해 칩 상부에 위치한 수평형 펀치쓰로우 다이오드로 전달하여 정전기로부터 시스템을 보호한다.
기존의 단일 제너 다이오드가 갖는 높은 정전 용량과 높은 항복 전압을 현저히 감소시키면서 높은 ESD 및 서지 보호 레벨을 구현할 수 있다. 특히, 수평형 펀치쓰로우 다이오드에 병렬 연결된 벌크 PIN 다이오드와 표면 PIN 다이오드의 형태를 단위 면적당 접합부 면적을 최대화할 수 있는 구조로 구현하여, 칩 사이즈를 최소화하면서 높은 ESD 전압 및 서지 전류 보호 레벨을 실현하고, 누설 전류 및 잔류 전압을 최소화할 수 있는 정전기 보호 소자 제조 기술을 제공한다.
본 발명 기술의 동작 원리는 종래 기술에 비해 기생 효과 등을 최소화하여 획기적으로 낮은 정전 용량과 높은 전류 구동 능력을 갖는 PIN 다이오드를 기존의 제너 다이오드 대신에 누설 전류없이 낮은 전압에서 동작하는 수평 펀치쓰로우 다이오드로 대치하고, 대치된 펀치쓰로우 다이오드에 PIN 다이오드를 직렬과 병렬로 설치하여, 음전하에 의한 ESD 및 서지 인가시 입력단에 순방향으로 연결된 PIN 다이오드로 ESD 및 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 및 서지 인가 시 수평 저 전압 다이오드에 직렬로 연결된 PIN 다이오드를 통해 펀치쓰로우 영역(Punchthrough breakdown voltage region)에서 동작하는 저 전압 수평형 펀치쓰로우 다이오드로 전하를 전달하여 ESD 및 서지 신호를 흡수한다.
본 발명에 따라서 ESD 및 서지로부터 고속 인터페이스 소자를 보호하기 위한 정전기 보호용 소자는, 단일 칩 상에 형성된 벌크 PIN 다이오드와 표면 PIN 다이오드와 수평형 저전압 펀치쓰로우 다이오드를 포함한다. 벌크 PIN 다이오드는 수평형 저전압 펀치쓰로우 다이오드에 병렬로 연결되고 표면 PIN 다이오드는 수평형 저전압 펀치쓰로우 다이오드에 직렬로 연결된다. 상기 다이오드들을 분리하기 위한 소자 격리층과 영역은 고에너지 0° 기울임으로 이온 주입을 통해 형성된다.
상기 3종류의 다이오드는 단일 칩상에 복수 개 배열되도록 제조될 수 있다.
특히, 수평형 저전압 펀치쓰로우 다이오드는 표면 PIN 다이오드를 중심으로 분리되어 배열되는 것이 바람직하다.
본 발명에 따라서, 벌크 PIN 다이오드와 표면 PIN 다이오드와 수평형 저전압 펀치쓰로우 다이오드를 포함하는 정전기 보호용 소자를 제조하는 방법이 제공된다. 벌크 PIN 다이오드는 수평형 저전압 펀치쓰로우 다이오드와 병렬로 연결되고 표면 PIN 다이오드는 상기 수평형 저전압 펀치쓰로우 다이오드와 병렬로 연결된다.
이 방법은, 제1형의 불순물을 포함하는 기판을 제공하고, 상기 기판 위에 제1형의 에피층을 성장시킨다.
상기 에피층은 PIN 다이오드들의 진성 영역을 구성한다.
그 후, 에피층에 제1형의 소자 격리층과 제1형의 웰을, 바람직하게는 제1형의 불순물을 기울임 없이 0°로 이온 주입하여 채널링 효과에 의해 형성하여 각 다이오드를 위한 영역을 제공한다.
표면 PIN 다이오드 및 수평형 펀치쓰로우 다이오드를 위한 영역에 상기 제1형과 반대인 제2형의 플러그와 제2형의 웰을 형성하고, 벌크 PIN 다이오드를 위한 영역에는 제2형의 불순물을, 표면 PIN 다이오드를 위한 영역에는 제1형의 불순물을 이온 주입하여 접합부를 형성한다.
상기 제2형의 플러그 및 웰은 고에너지 이온 주입과 확산에 의해 수행되는 것이 바람직하다.
상기 수평형 펀치쓰로우 다이오드는 제2형의 플러그 및 웰 내부에 제1형의 불순물로 버퍼층을 형성하고 그 상부에 제2형의 불순물을 이온 주입하여 접합부를 형성한다.
또한, 수평형 PIN 다이오드는 상기한 방법과 또 다른 방법인 제2형 고농도 불순물로 상기 제2형 플러그 및 웰을 대치하여 형성하고 그 상부 영역을 동일한 농도의 제1형 불순물 이온 주입으로 진성 영역을 형성하고 형성된 진성 영역위에 금속을 증착하여 쇼트키 접합을 형성하여 구현할 수 있다.
그 후 접합부들 위에 절연막을 형성한 후, 콘택과 금속 박막을 증착하여 각 다이오드를 위한 단자를 형성한다. 본 발명에 따라서, 상기 제1형은 P형이고 상기 제2형은 N형이다.
벌크 PIN 다이오드는 금속 패드 아래에 형성하거나 금속 패드 밖에 형성할 경우 기생 정전 용량을 감소시키기 위하여 금속 패드 하부에 불순물을 이온 주입을 통해 제2형 불순물 영역을 제1형 에피층 상부에 형성하는 것이 바람직하다.
벌크 PIN 다이오드를 금속 패드아래 형성할 경우 벌크 PIN 다이오드의 정전 용량을 증가시키는 기생 정전 용량을 줄이기 위해, 금속 패드 아래의 에피층 상부에 벌크 PIN 다이오드의 접합부와 일정 간격을 두고 N형 불순물로 부유층을 형성하는 것을 포함할 수 있다. 대안적으로, 금속 패드 아래의 에피층 상부에 상기 접합부와 접촉하는 N형 웰을 형성할 수 있다.
본 발명에 따라서, 표면 PIN 다이오드를 위한 영역의 상기 웰 내에 P형 불순물로 접합부를 형성한다. 상기 접합부는 복수의 핑거 형태로 형성되는 것이 바람직하고, 특히 P형 불순물로 접합부 대신 쇼트키 콘택으로 구현할 수 있다. 아울러, 상기 접합부는 적어도 두 방향으로 배치될 수 있다. 쇼트키 콘택의 직렬 저항을 감소시키기 위해, 쇼트키 콘택 주위에 상기 웰보다 높은 농도의 N형 불순물 영역을 형성할 수 있다. 상기 웰은 기판과 일정 거리를 두고 형성된다.
본 발명에 따라서, 추가적으로 P형 플러그를 이온 주입에 의해 형성하고 P형 플러그의 상부에 콘택을 형성하여 금속 배선을 연결함으로써 하부 전극을 상부에 형성할 수 있다.
본 발명의 다른 일 측면에 따라서, 정전기 보호용 소자의 표면 PIN 다이오드는 1차 P형 에피층을 성장시키고, 포토 마스크 공정을 통해 N형 웰의 영역을 지정하고 지정된 영역에 N형 불순물을 이온 주입하여 N형 웰을 형성될 수 있다. 그 후, 2차 P형 에피층을 성장시킨다.
도 3은 본 발명에 따른 정전기 보호용 반도체 소자의 배치를 나타내는 회로도이다.
상기 소자는 전자기기, 전기회로 등의 입력 단에 장착되어 정전기나 서지로부터 회로를 보호한다. 도 3에 도시된 바와 같이, 두 개의 PIN 다이오드(D1, D2)가 각각 펀치쓰로우 다이오드(D3)와 병렬 및 직렬로 접속되는데, 각각의 다이오드는 HDMI, USB 3.0등과 같은 저 전압, 고속 인터 페이스 소자 보호에 적합하도록 하기 위해서는 정전 용량이 기존의 10.2fF/um2에 비해 0.07pF/um2 이하로 매우 작은 벌크 PIN 다이오드(D1)와 표면 PIN 다이오드(D2)인 것이 바람직하다.
이에 의해 기존에 정전기 보호를 위해 적용된 단일 제너 다이오드가 갖는 높은 정전 용량을 현저히 감소시키면서 높은 ESD 및 서지 레벨로부터 회로 등을 보호할 수 있다.
기존의 제너 다이오드를 대치한 저 전압 펀치쓰로우 다이오드(D3)에 병렬 연결된 벌크 PIN 다이오드(D1)와 직렬 연결된 표면 PIN 다이오드(D2)는 펀치쓰로우 다이오드(D3)와의 직렬 저항을 최소화하기 위하여 제2형 플러그간 일정 거리를 유지하면서 폭이 좁은 핑거 구조로 형성되는 것이 바람직하다.
이에 의해, 칩 사이즈를 최소화하면서 높은 ESD 전압 및 서지 전류 보호 레벨을 구현하고, 누설 전류 및 잔류 전압을 최소화할 수 있다.
도시된 바와 같이, 본 발명에 따른 구조를 갖는 정전기 방지용 소자는 음전하에 의한 ESD 인가 시 제너 다이오드(D3)에 병렬로 연결된 벌크 PIN 다이오드(D1)로 ESD를 바이패스 시키고, 양전하에 의한 ESD 인가 시 펀치쓰로우 다이오드(D3)에 직렬로 연결된 표면 PIN 다이오드(D2)를 저 전압 펀치쓰로우 항복 영역에서 동작하는 펀치쓰로우 다이오드(D3)로 전하를 전달하여 ESD를 흡수한다.
도 4 내지 도 11은 본 발명의 실시 예에 따른 정전기 보호용 소자의 제조 공정을 나타내는 도면이다. 기판 영역을 진성 영역으로 하는 벌크 PIN 다이오드(D1)의 정전 용량을 최소화하기 위하여 비 저항이 큰 기판이 사용된다. 비 저항이 큰 기판은 불순물 농도가 낮음으로 공피층 폭이 넓어져 정전 용량을 효과적으로 줄일 수 있다.
우선 도 4에 도시된 바와 같이, P형 기판(410) 위에 P형 에피층(420)을 성장시킨다.
그 후, P형 에피층(420)에 소자들 간을 격리하는 격리층(421)을 도 5에 도시된 바와 같이 형성하여 각각의 다이오드를 위한 영역을 마련한다. 소자들 간의 누설 전류를 억제하기 위한 상기 격리층(421)은 P형 불순물을 이온 주입시켜 형성된다.
본 발명에 따라서, 불순물을 P형 기판(410)까지 확산시키기 위하여 고 에너지 이온 주입 시 기울임 없이 0°로 이온 주입하고, 이때 발생하는 채널링 효과를 이용하여 상기 P형 격리층(421)을 깊게 형성한다. 본 발명의 소자 격리층은 기판과 동일한 불순 물로 형성함으로 채널링에 의해 발생할 수 있는 누설 전류를 방지할 수 있다. 이렇게 함으로써 격리층의 깊이를 효과적으로 깊게 형성할 수 있고 이를 통해 기존 이온 주입 기술을 이용하여 고온 열 공정을 통해 격리층 깊이를 깊게 형성하는 기술에 비해 온도와 열 공정 시간을 줄일 수 있다.
그 결과, 고농도의 P형 기판(410)의 불순물이 P형 에피층(420)으로 확산되는 것에 의한 에피층의 두께 감소 및 농도 증가를 방지하여, 소자의 정전 용량과 항복 전압 특성을 개선할 수 있다.
그 다음, 표면 PIN 다이오드(D2)와 저 전압 펀치쓰로우 다이오드(D3)를 형성할 영역에 고 에너지 이온 주입과 확산 공정을 통해 N형 플러그(423)와 N형 웰(424)을 형성한다(도 6 및 도 7 참조).
그 후, 저 전압 펀치쓰로우 다이오드(D3)의 버퍼 영역(428)을 P형 불순물 이온 주입으로 형성한다. ohmic 콘텍이 형성될 수 있을 정도로 고농도의 N형 및 P형 불순물 이온을 각각 벌크 PIN 다이오드와 펀치쓰로우 다이오드(D1, D3) 및 표면 PIN 다이오드(D2) 영역에 주입하여 N형 접합부(425, 427)와 P형 접합부(426)를 형성하고 절연막(431)을 형성한 후, 콘택(contact)과 금속 박막(432)을 증착하여 단자를 형성한다. 이와 같은 공정에 의해 제조된 소자의 구조가 도 11에 도시된다.
이하에서는 전술한 바와 같이 제조되는 정전기 보호용 소자의 각 다이오드 별로 형성 과정과 변형 예에 대하여 기술한다.
우선, 도 12 내지 도 15는 본 발명에 따른 정전기 보호용 소자에서 벌크 PIN 다이오드(D1)의 구현 예를 나타낸다.
도 12에 도시된 바와 같이, 본 발명의 실시 예에 따라서 벌크 PIN 다이오드(D1)는 불순물 농도가 낮은 P형 기판에 고농도의 N형 불순물을 주입하여 형성된다.
도 12는 본 발명에 따라 형성된 벌크 PIN 다이오드(D1)의 구조를 나타낸다. 칩의 면적을 줄이기 위해 다이오드(D1)는 도 13에 도시된 바와 같이 금속 PAD(532)의 옆이 아닌 바로 아래에 형성되는 것이 바람직하다.
그러나, 이 경우 P형 기판과 중첩된 PAD의 금속 영역은 다이오드(D1)의 정전 용량을 증가시키는 기생 정전 용량으로 작용하게 된다. 따라서 이를 제거하기 위해, 도 14에 도시된 바와 같이, PAD의 금속과 기판이 절연막(531)을 사이에 두고 맞닿은 기판 상층 영역에 PIN 다이오드(D1)의 상부 단자인 N형 접합부(525)와 일정한 간격을 두고 고농도의 N형 불순물로 부유층(527)을 형성한다.
대안적으로, P형 에피층의 농도와 유사한 농도를 갖는 N형 불순물로 도핑된 N형 웰(528)을 도 15에 도시된 바와 같이 N형 접합부(526) 주위에 형성함으로써, 기생 정전 용량을 제거할 수 있다.
도 16 내지 도 18은 본 발명에 따른 정전기 보호용 소자에서, 유입된 ESD 및 서지 신호를 저 전압 펀치쓰로우 다이오드(D3)로 전달하는 역할을 하는 표면 PIN 다이오드(D2)의 구현 예를 나타낸다.
PIN 다이오드(D2)를 형성하기 위해서, P형 에피층(620) 내에 N형 불순물로 도 16에 도시된 형태로 N형 플러그(623)를 형성하고, 고 에너지 이온 주입을 통해 N형 플러그(623) 하단부에 N형 웰(624)을 형성한다(도 17 참조).
그 후, N형 웰(624) 내부에 고농도의 P형 불순물로 접합부(626)를 도 18에 도시된 바와 같이 형성하는데, 여기서 N형 웰(624)의 상부는 P형 에피층(620)이 일부 노출된 상태가 된다.
P형 접합부(626) 형성 시, 순방향으로 동작하는 PIN 다이오드(D2)의 캐리어 모듈레이션 영역인 P형 접합부(626)와 N형 플러그(623) 사이를 일정 간격으로 유지함으로써 (도 18 참조), PIN 다이오드(D2) 직렬 저항을 감소시켜 D2의 정전 용량을 최소화하여 성능을 최적화하고 ESD 및 서지 전류 보호 레벨을 극대화할 수 있다.
도 19 내지 도 21은 도 16 내지 도 18에 도시된 실시 형태와 다른 실시예에 따라 표면 PIN 다이오드(D2)를 형성하는 것을 도시한다.
이 실시 예에서는 도 16 내지 도 18의 실시 예에 비해 N형 웰의 깊이를 얕게 형성한다. 즉, N형 플러그(723)와 N형 웰(724)을 얕게 형성하고, 불순물의 농도가 낮은 저 농도 N형 웰(727)을 P형 에피층이 상부로 노출되지 않을 정도로 도 20에 도시된 바와 같이 얕게 형성한다.
또한, 도 16 내지 도 18의 실시 예와 달리, N형 웰 내부에 P형 접합부를 형성함이 없이 금속 배선을 N형 웰(724) 내부에 직접 접촉시킨 쇼트키(schottky) 콘택을 예컨대 도 21에 도시된 것처럼 형성한다. 이 실시 예에 따를 경우 쇼트키 다이오드의 낮은 정전 용량 특성으로 인하여 소자 전체의 정전 용량을 현저히 낮출 수 있다.
또는, 도 16 내지 도 18의 실시예에 비해 중간 에너지대(200~150KeV) 이온 주입으로 고 농도 N형 웰의 깊이를 얕게 형성할 수 있다. 이후 N형 웰의 농도와 동일한 농도의 P형 불순물을 주입하여 불순물 상호 보상(Compensation)을 통해 N웰 상부에 진성 영역을 형성한다. 이와 같이 형성된 진성 영역 상부에 금속을 직접 접촉시킨 쇼트키(schottky) 콘택을 예컨대 도 21에 도시된 것처럼 형성한다.
이 실시 예에 따를 경우 쇼트키 콘텍을 상부 전극으로 하는 매우 낮은 정전 용량 특성을 갖는 표면 PIN 다이오드를 형성하여 소자 전체의 정전 용량을 현저히 낮출 수 있다.
도 22는 본 발명에 따라서 ESD 및 서지 보호 레벨을 높일 수 있는 표면 PIN 다이오드(D2)의 셀 구조를 나타낸다.
도 22에서 N형 플러그에는 도면부호 823이 부여되고 P형 접합부에는 도면부호 826이 부여된다.
PIN 다이오드(D2)에서 기생적으로 나타나는 수직 구조의 바이폴라 PNP 트랜지스터의 에미터에 해당하는 P형 접합부(826)를 도 22의 우측 도면과 같이 핑거(finger) 형태로 형성하면, 기생 바이폴라 트랜지스터의 게인을 넓은 면적 형태(도 22의 좌측 도면)에 비해 효과적으로 줄여 ESD 및 서지 보호 레벨을 크게 향상시킬 수 있다.
또한, 본 발명에 따라서 PIN 다이오드(D2)의 핑거 형태를 도 23의 우측 도면과 같이 수평과 수직으로 분리하여 배치할 수 있다. 이 실시예에 의할 경우, 유입된 ESD 및 서지 신호를 더욱 효과적으로 분산하여 펀치쓰로우 다이오드(D3)로 전달함으로써 ESD 및 서지 보호 레벨을 높일 수 있다.
이제 도 24 내지 도 27을 참조하여, 본 발명의 정전기 보호용 소자에서 펀치쓰로우 다이오드(D3)를 형성하는 과정을 설명한다
ESD 및 서지 신호를 소자가 갖는 항복전압 특성으로 바이패스 시키는 역할을 하는 펀치쓰로우 다이오드(D3)는, P형 에피층(920)에 N형 불순물을 고 에너지(>1.5Mev) 이온 주입 방식으로 N형 웰(724) 및 N형 플러그를 표면 PIN 다이오드 형성시에 동시에 형성시키고, N형웰 내부에 P형 불순물로 펀치쓰로우 다이오드의 버퍼층을 형성한다 이때 버퍼층 불순물 농도는 1~2e17cm-3 수준을 유지한다.
이후 P형 버퍼층 상부에 N형 불순물 이온을 주입하여 N형 접합부(927)를 형성하고, 그 위에 금속 박막을 증착하여 금속 배선(932)을 형성시킴으로써 구현될 수 있다. 특히, 펀치쓰로우 다이오드의 항복전압은 P형 버퍼층 농도와 N형 플러그와 N형 접합부 간의 거리로 조절한다.
또한, 펀치쓰로우 다이오드를 핑거 형태로 구현함으로써 펀쓰로우 다이오드의 채널 면적을 효과 적으로 증가시켜 펀치쓰로우 다이오드의 직렬 저항을 감소시켜 높은 ESD 및 서지 보호 레벨을 실현할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 소자 등과 같은 특정 사항들과 한 정된 실시예 도면에 의해 설명되었으나 이는 본발명의 보다 전반적인 이해를 돕기 위해서 제공된 것 일 뿐, 본 발명은 상기의 일 실시예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술되는 특허 청구 범위뿐 아니라 이 특허 청구 범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
D1 : 벌크 PIN 다이오드
D2 : 표면 PIN 다이오드
D3 : 펀치쓰로우 다이오드
D2 : 표면 PIN 다이오드
D3 : 펀치쓰로우 다이오드
Claims (8)
- 고전압 정전기 방전(ESD, Electrostatic discharge) 또는, 고전류 서지(Surge)로부터 전자기기를 보호하기 위한 정전기 보호용 반도체 소자에 있어서,
상기 정전기 보호용 반도체 소자는
단일 칩 상에 형성된 벌크 PIN 다이오드와, 표면 PIN 다이오드와, 펀치쓰로우 다이오드를 포함하여 형성되며,
상기 벌크 PIN 다이오드는 상기 펀치쓰로우 다이오드와 병렬로 연결되고, 상기 표면 PIN 다이오드는 상기 펀치쓰로우 다이오드와 직렬로 연결되며,
상기 정전기 보호용 반도체 소자는 음전하에 의한 ESD 또는 서지 인가될 경우,
상기 벌크 PIN 다이오드로 ESD 또는 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 또는 서지 인가 시 상기 표면 PIN 다이오드를 통해 상기 펀치쓰로우 다이오드로 전하를 전달하고,
상기 정전기 보호용 반도체 소자는 상기 펀치쓰로우 다이오드의 애노드와 캐소드 전극이 모두 상부에 위치하고, P형 버퍼층을 포함하는 NPN 수평형 바이폴라 구조를 갖는 저전압 정전기 보호용 반도체 소자인 것을 특징으로 하는 정전기 보호용 반도체 소자.
- 제1항에 있어서,
상기 정전기 보호용 반도체 소자는
상기 벌크 PIN 다이오드, 상기 표면 PIN 다이오드 및 상기 펀치쓰로우 다이오드들을 분리하기 위한 소자 격리층과 제너 다이오드의 웰 영역을 더 포함하여 형성되며,
상기 소자 격리층과 상기 웰 영역이 고 에너지 0° 기울임으로 이온 주입을 통해 형성된 것을 특징으로 하는 정전기 보호용 반도체 소자.
- 제1항 또는 제2항에 있어서,
상기 정전기 보호용 반도체 소자는
상기 벌크 PIN 다이오드가 금속 패드하단에 위치하고, 기생 정전 용량을 줄이기 위해 벌크 PIN 다이오드의 N형 접합부 주위 금속 패드 아래에 N형 부유층이 형성된 것을 특징으로 하는 정전기 보호용 반도체 소자.
- 삭제
- 단일 칩 상에 형성된 벌크 PIN 다이오드와, 표면 PIN 다이오드와, 펀치쓰로우 다이오드를 포함하여 형성되며,
상기 벌크 PIN 다이오드는 상기 펀치쓰로우 다이오드와 병렬로 연결되고, 상기 표면 PIN 다이오드는 상기 펀치쓰로우 다이오드와 직렬로 연결되며, 상기 펀치쓰로우 다이오드의 애노드와 캐소드 전극이 모두 상부에 위치하고, P형 버퍼층을 포함하는 NPN 수평형 바이폴라 구조를 갖는, 고전압 정전기 방전(ESD, Electrostatic discharge) 또는, 고전류 서지(Surge)로부터 전자기기를 보호하기 위한 정전기 보호용 반도체 소자의 제조 방법에 있어서,
고 에너지(>1.0MeV) 이온 주입과 확산에 의해, 표면 PIN 다이오드와 펀치쓰로우 다이오드가 형성되는 N형 플러그와 N형 웰을 형성하는 단계;
로 이루어지는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조 방법.
- 제5항에 있어서,
상기 정전기 보호용 반도체 소자의 제조 방법은
상기 표면 PIN 다이오드를 고농도의 N형 불순물을 이온 주입하고, 그 상부에 동일 수준의 P형 불순물을 보상(Compensation) 이온 주입하여 진성 영역을 형성하는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조 방법.
- 제5항 또는 제6항에 있어서,
상기 정전기 보호용 반도체 소자의 제조 방법은
상기 표면 PIN 다이오드 및 상기 펀치쓰로우 다이오드를 위한 각 영역의 P형 접합부를 복수개의 핑거 형태로 형성하는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조 방법.
- 제7항에 있어서,
상기 표면 PIN 다이오드에 대한 복수개의 핑거 형태의 접합부는
쇼트키 콘택으로 구현되는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조 방법.
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