KR102440203B1 - Esd 보호용 반도체 소자 및 그의 제조 방법 - Google Patents

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(주)아트로닉스
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Abstract

본 발명의 ESD 보호용 반도체 소자는 반도체 기판상에 형성되어 입력단과 접지단사이에 연결되며, PNP 트랜지스터와 NPN 트랜지스터로 구성된 SCR 소자; 상기 반도체 기판상에 형성되어, 상기 입력단과 접지단사이에 상기 SCR 소자와 병렬로 연결되는 제1다이오드: 및 상기 반도체 기판상에 형성되어, 상기 SCR 소자와 접지단 사이에 연결되는 제2다이오드를 포함한다. 상기 제1다이오드는 상기 입력단에 인가되는 네가티브 ESD(electrostatic discharge)를 상기 접지단으로 바이패스시켜 주고, 상기 제2다이오드는 상기 SCR 소자의 트리거 전압을 감소시켜 주며, 상기 SCR 소자는 제2다이오드에 의해 턴온되어, 상기 입력단에 인가되는 포지티브 ESD를 상기 접지단으로 바이패스시켜 줄 수 있다.

Description

ESD 보호용 반도체 소자 및 그의 제조 방법{Semiconductor device for ESD protection and fabrication method therof}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 고속 인터페이스 장치의 ESD(electrostatic discharge) 보호용 반도체 소자 및 그의 제조 방법에 관한 것이다.
전자기기나 장치는 사용 방법이나 환경에 따라 필연적으로 ESD 신호나 서지 전류(surge current)에 노출되고, 이로 인하여 장치나 시스템이 손상되어 사용할 수 없게 된다. 인터페이스 소자는 이러한 ESD 나 서지에 매우 취약하고, 이러한 인터페이스 소자를 보호하기 위해서 ESD 보호 소자 채용은 필수적이다. 특히 수년에 걸쳐 연결 속도 요구 사항이 꾸준히 증가하여 최대 10 Gbps (USB3.1) 이상 (HDMI2.0)을 넘었다. 이는 시스템 수준의 보호가 우수한 ESD 보호뿐만 아니라 높은 신호 무결성을 보장하기 위하여 정전용량 값을 매우 낮게 유지해야하며, 대략적으로 약 0.25 pF이 되어야한다.
일반적으로, 전자 기기 및 시스템을 ESD나 서지로 부터 보호하기 위한 반도체 소자로서 제너(Zener) 다이오드를 많이 사용하였다. 그러나, 높은 ESD와 서지로 부터 시스템을 보호하기 위해서는 제너 다이오드 면적이 증가하고, 이에 따라 제너 다이오드의 정전 용량이 증가하게 된다. 따라서 고속으로 동작하는 인터 페이스 소자 보호용으로 제너 다이오드를 적용하게 되면 높은 정전 용량으로 인하여 인터페이스 소자가 정상적으로 동작할 때 신호 지연등과 같은 문제를 야기시켜 오동작을 유발하게 된다.
이러한 문제를 해결하기 위해서는, 정전 용량이 작으면서 높은 ESD와 서지를 견딜수 있는 반도체 소자를 사용하여야 한다. 이러한 소자로, 정전 용량이 작은 세라믹 계열의 TVS(Transient Voltage Supressor)인 MOV(Metal Oxide Varistor) 나 폴리머 TVS 소자등을 많이 사용하였다. 그러나 세라믹 계열의 TVS나 폴리머 TVS 소자는 정전 용량이 작은 반면 ESD나 서지를 인가한 후, 시스템에 인가되는 잔류 전압인 클램핑(clamping) 전압이 매우 높아 잔류 전압으로 인한 시스템 열화를 유발할 뿐만 아니라 높은 누설 전류를 유발시켜 시스템의 특성을 열화시키는 문제점이 있었다.
이상에서 설명한 바와 같이, 전자기기의 ESD 및 서지 보호용 소자로 주로 적용되었던 제너 다이오드, 세라믹 TVS 및 폴리머 TVS는 USB, HDMI 및 DVI과 같은 고속 인터페이스 소자에 대한 ESD 및 서지 보호용 소자로는 높은 정전용량, 높은 누설전류 및 높은 클램핑 전압으로 인하여 적합치가 않다. 특히 제너 다이오드를 이용할 경우 ESD 보호를 위한 신호선의 정전 용량을 작게 하기 위해서는 제너다이오드의 면적을 줄여야하고, 이는 ESD 및 서지 보호 레벨이 낮아지게 되는 원인이 된다. 따라서 낮은 선로 정전 용량을 유지하며 높은 ESD 및 서지 보호 레벨을 갖는 ESD 보호용 반도체 소자가 요구되고 있다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 충분히 낮은 전압으로 트리거링이 가능한 SCR(silicon-cntrolled rectifirer)를 기반으로 하는 ESD 보호용 반도체 소자 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 다른 목적은 높은 ESD 및 서지 보호 레벨을 갖는 PAA (punchthrough assistant avalanche) 다이오드를 이용한 ESD 보호용 반도체 소자 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 다른 목적은 보론 segregation 을 방지하고 SCR 소자의 스냅백 전압을 감소시켜 주기 위한 보상용 불순물 영역을 셀프얼라인 방식으로 형성할 수 있는 ESD 보호용 반도체 소자 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 다른 목적은 보상용 불순물 영역과 PAA 다이오드를 동시에 형성하여 줌으로써 공정을 단순화할 수 있는 ESD 보호용 반도체 소자 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 ESD 보호용 반도체 소자는 반도체 기판상에 형성되어 입력단과 접지단사이에 연결되며, PNP 트랜지스터와 NPN 트랜지스터로 구성된 SCR 소자; 상기 반도체 기판상에 형성되어, 상기 입력단과 접지단사이에 상기 SCR 소자와 병렬로 연결되는 제1다이오드: 및 상기 반도체 기판상에 형성되어, 상기 SCR 소자와 접지단 사이에 연결되는 제2다이오드를 포함한다. 상기 제1다이오드는 상기 입력단에 인가되는 네가티브 ESD(electrostatic discharge)를 상기 접지단으로 바이패스시켜 주고, 상기 제2다이오드는 상기 SCR 소자의 트리거 전압을 감소시켜 주며, 상기 SCR 소자는 제2다이오드에 의해 턴온되어, 상기 입력단에 인가되는 포지티브 ESD를 상기 접지단으로 바이패스시켜 줄 수 있다.
상기 기판은 그의 상부에 P- 형 에피층이 구비된 P++ 형 기판이고, 상기 제1다이오드는 PIN 다이오드이며, 상기 제2다이오드는 PAA(punchthrough assistant avalanche) 다이오드일 수 있다.
상기 ESD 보호용 반도체 소자는 상기 기판에 서로 이격되어 형성된 N 형 웰 영역과 P 형 웰 영역; 상기 N 형 웰 영역에 형성된 제1N++ 형 불순물 영역과 제1P++형 불순물 영역; 상기 P 형 웰 영역에 형성된 제2N++ 형 불순물 영역과 제2P++형 불순물 영역; 및 상기 에피층의 표면에 형성되는 보상 이온 주입 영역을 포함할 수 있다.
상기 제1P++ 형 불순물 영역, 상기 N형 웰 영역 그리고 상기 제2P++ 형 불순물 영역은 상기 PNP 트랜지스터를 구성하고, 상기 제1N++ 형 불순물 영역, 상기 P형 웰 영역 그리고 상기 제1N++형 불순물 영역은 상기 NPN 트랜지스터를 구성할 수 있다. 또한, 상기 제1N++형 불순물 영역, 상기 P형 웰 영역, 그리고 상기 제2P++ 형 불순물 영역은 상기 제1다이오드를 구성하고, 상기 제1P++형 불순물 영역, 상기 N형 웰 영역, 그리고 상기 보상 이온 주입 영역은 상기 제2다이오드를 구성할 수 있다.
상기 ESD 보호용 반도체 소자는 상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역을 동시에 노출시켜 주는 제1통합 콘택 그리고 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역을 동시에 노출시켜 주는 제2통합 콘택을 구비하는 층간 절연막; 및 상기 제1통합 콘택을 통해 상기 상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역에 전기적으로 연결되는 제1금속막 그리고 상기 제2통합 콘택을 통해 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역에 전기적으로 연결되는 제2금속막을 더 포함할 수 있다.
상기 N형 웰 영역내에 형성된 제1P++ 형 불순물 영역은 제1N++형 불순물 영역에 대향하지 않는 외측면에 오목한 부분을 포함하여 에피층을 노출시켜 주며, 상기 보상 이온 주입 영역은 상기 제1P++형 불순물 영역의 오목한 에피층의 표면에 형성되는, 에피층의 도전성 인버젼 방지용 제1P형 불순물 영역과 나머지 에피층의 표면에 형성되어 상기 에피층의 도전성 인버전 방지 및 누설전류 방지용 제2P형 불순물 영역을 포함할 수 있다.
또한, 본 발명의 ESD 보호용 반도체 소자의 제조 방법은 반도체 기판상에 PNP 트랜지스터와 NPN 트랜지스터로 구성된 SCR 소자, 제1다이오드 및 제2다이오드를 포함하는 ESD 보호용 반도체 소자에 있어서, P- 형 에피층이 형성된 P++ 형 기판상에 NPN 트랜지스터의 베이스용 N형 웰영역과 PNP 트랜지스터의 베이스용 P형 웰 영역을 형성하는 단계;상기 NPN 트랜지스터 및 PNP 트랜지스터의 에미터용 제1N++ 형 불순물 영역과 제1P++형 불순물 영역을 N 형 웰 영역에 형성하고, 상기 NPN 트랜지스터 및 PNP 트랜지스터의 콜렉터용 제2N++ 형 불순물 영역과 제2P++형 불순물 영역을 상기 P 형 웰 영역에 형성하는 단계; 및 상기 에피층의 표면에 보상 이온 주입 영역을 형성하는 단계를 포함할 수 있다.
상기 P형 웰 영역과 N형 웰 영역을 형성하는 방법은 상기 에피층으로 P형 불순물을 이온주입하여 상기 P형 웰을 형성한 다음 상기 에피층으로 N형 불순물을 이온주입하여 상기 N형 웰을 형성하거나 또는 상기 에피층으로 N형 불순물을 이온주입하여 상기 N형 웰을 형성한 다음 상기 에피층으로 P형 불순물을 이온주입하여 상기 P형 웰을 형성할 수 있다.
상기 제1 및 제2P++ 형 불순물 영역과 상기 제1 및 제2N++ 형 불순물 영역을 형성하는 방법은 상기 N형 및 P형 웰 영역으로 N++형 불순물을 이온주입하여 상기 제1 및 제2N++형 불순물 영역을 형성한 다음 상기 N형 및 P형 웰 영역으로 P++형 불순물을 이온주입하여 상기 제1 및 2P++ 형 불순물 영역을 형성하거나, 또는 상기 N형 및 P형 웰 영역으로 P++형 불순물을 이온주입하여 상기 제1 및 제2P++형 불순물 영역을 형성한 다음 상기 N형 및 P형 웰 영역으로 N++형 불순물을 이온주입하여 상기 제1 및 2N++ 형 불순물 영역을 형성할 수 있다.
상기 보상 이온 주입 영역은 P형 불순물 영역을 포함하며, 상기 보상 이온 주입 영역은 상기 제2다이오드의 P형 불순물 영역으로 작용할 수 있다.
상기 방법은 기판 전면에 걸쳐 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역을 동시에 노출시켜 주는 제1통합 콘택 그리고 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역을 동시에 노출시켜 주는 제2통합 콘택을 동시에 형성하는 단계; 및 상기 제1통합 콘택을 통해 상기 상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역에 전기적으로 연결되는 제1금속막 그리고 상기 제2통합 콘택을 통해 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역에 전기적으로 연결되는 제2금속막을 동시에 형성하는 것을 더 포함할 수 있다.
상기한 바와 같은 본 발명에 따르면, 충분히 낮은 전압으로 트리거링이 가능한 SCR 소자와 PAA 다이오드를 이용하여 ESD 보호용 반도체 소자를 제조함으로써, 높은 ESD 및 서지 보호 레벨을 제공할 수 있다.
또한, 셀프 얼라인 방식으로 보론 segregation 을 방지하고 SCR 소자의 스냅백 전압을 감소시켜 주기 위한 보상용 불순물 영역을 셀프얼라인 방식으로 형성할 수 있다. 또한, 본 발명은 보상용 불순물 영역과 PAA 다이오드를 동시에 형성하여 줌으로써 공정을 단순화할 수 있다.
도 1은 본 발명의 실시예에 따른 전자기 회로와 ESD 보호용 반도체 소자의 연결 관계를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 등가 회로를 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 단면 구조를 도시한 도면이다.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 5는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 평면 구조를 보여주는 도면이다.
도 6a 내지 6c는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 패키지의 평면 구조를 보여주는 도면이다.
도 7a 및 7b는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 패키지의 단면 구조를 보여주는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 구현예(또는 실시예)들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
도면들에 있어서, 구성요소의 크기 및 용적은 명확성을 기하기 위하여 과장된 것이며, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 ESD 보호용 반도체 소자 및 그의 제조 방법에 관하여 상세히 설명한다.
도 1은 본원 발명의 실시예에 따른 전자 장치와 ESD 보호용 반도체 소자의 연결 관계를 보여주는 도면이다.
도 1을 참조하면, 특정 전자 장치(20)의 입출력단에, 장치 외부에서 유입되는 고전압 ESD 신호 또는 고전류 서지 신호(30)로 부터 상기 전자 장치(20)를 보호하기 위한 ESD 보호 소자, 즉 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)가 배열된다.
상기 전자 장치(20)는, 예를 들어, 휴대용 전자 기기, 컴퓨터, TV, 오디오 시스템 등에 채용되는 USB(univeral serial bus), HDMI(high-definition multimedia interface), DVI(digital visual interface) 등과 같은 인터페이스 소자를 포함할 수 있다.
상기 ESD 보호용 반도체 소자(10)는 낮은 선로 정전 용량을 유지하며, 높은 ESD 및 서지 보호 레벨을 높이기 위해서 일반적으로 크로우 바 (Crowbar) 개념을 도입한 rail-to-rail 방법을 적용할 수 있다. 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)는 면적당 뛰어난 ESD 성능과 낮은 클램핑 전압을 갖는 SCR(silicon-controlled rectifier) 소자(도 2의 11)을 기반으로 할 수 있다.
도 2는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)의 등가 회로를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)는 SCR 소자(11), PIN 다이오드(13), PAA (punchthrough assistant avalanche) 다이오드(15), 및 제1, 제2저항(17, 19)을 포함할 수 있다. 상기 PAA 다이오드(15)는 상기 SCR 소자(10)의 트리거링 전압을 다운시켜 주는 역할을 할 수 있다.
상기한 바와 같은 구조를 갖는 ESD 보호용 반도체 소자(10)의 ESD 보호 동작 원리를 살펴보면 다음과 같다.
먼저, 입력단(VIN)에 양전하에 의한 정전기/서지 전류(+ESD)가 유입되면, 상기 PAA 다이오드(15)에 의해 상기 SCR 소자(11)가 턴온되어, 상기 정전기/서지 전류가 접지단으로 바이패스된다(PA2). 반면, 입력단(VIN)에 음전하에 의한 정전기 및 서지 전류(-ESD)가 유입되면, 상기 PIN 다이오드(13)를 통해 상기 정전기 및 서지 전류가 접지단으로 바이패스된다(PA1).
따라서, 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)는 정전 용량이 매우 낮은 애벌런치 다이오드(15)와 높은 정전기/서지 보호 레벨을 제공하는 SCR 소자(11)로 구성되어, 전자 장치(20)을 ESD 및 서지전류로부터 보호할 수 있다.
도 3은 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)의 단면 구조를 도시한 것이다.
도 3을 참조하면, 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)는 반도체 웨이퍼(100)를 구비한다. 상기 웨이퍼(100)은 상기 PIN 다이오드(13)의 정전 용량을 최소화하기 위한 P- 형 에피층(101)을 구비하는 고농도의 P++ 형 기판(100)을 구비할 수 있다. 상기 에피층(101)에는 N 형 웰 영역(201, 201-1)이 형성되고, 상기 N형 웰 영역(201)의 일측에 P 형 웰 영역(102)이 형성된다. 상기 웰 영역(201, 102)는 SCR 소자의 PNP 트랜지스터 및 NPN 트랜지스터를 구성하는 N++ 형 불순물 영역(202-1, 202-2)과 P++ 형 불순물 영역(103-2, 103-1)이 형성된다.
상기 P++형 불순물 영역(103-2), N 형 웰 영역(201) 그리고 상기 P++ 형 불순물 영역(103-1)은 상기 SCR 소자(11)의 PNP 트랜지스터를 구성할 수 있으며, 상기 N++ 형 불순물 영역(202-1), P 형 웰 영역(102) 및 P++ 형 불순물 영역(202-2)은 상기 SCR 소자(11)의 NPN 트랜지스터를 구성할 수 있다. 상기 N++ 형 불순물 영역(202-1), P형 웰 영역(102) 및 P++ 형 불순물 영역(103-1)은 상기 PIN 다이오드(13)를구성하고, 상기 P++ 형 불순물 영역(103-2), N 형 웰 영역(201) 및 P 형 불순물 영역(104-1)은 PAA 다이오드(15)를 구성할 수 있다.
상기 제1저항(Rpw) (17)은 상기 P형 웰 영역(102) 저항 성분이고, 상기 제2저항(Rn상기 N 형 웰 영역(201)의 저항 성분일 수 있다. 웰 영역(102, 201)사이의 에피층(101) 그리고 나머지 에피층(101)에 보상 주입 영역(104-1)이 형성될 수 있다. 상기 웰 영역(102, 201)사이의 에피층(101)에 형성된 보상 주입 영역(104-1)은 P 형 불순물 영역으로서, 에피층(101) 표면의 도전성 인버전을 방지하지 뿐만 아니라 상기 PAA 다이오드(15)의 턴온을 용이하게 시켜주기 위한 것이다. 나머지 에피층(101)에 형성된 보상 주입 영역(104-1)은 에피층(101) 표면의 도전성 인버전을 방지하기 위한 것이다.
상기 N 형 웰 영역(201)과 상기 P형 웰 영역(102)에 형성된 N++ 형 불순물 영역 및 P++ 형 불순물 영역(202-1, 103-2), (202-2, 103-1)은 통합 콘택(350)을 통해 상기 금속막(400)에 전기적으로 연결될 수 있다. 상기 금속막(400)과 에피층(101)간에는 층간 절연막(300)으로서 산화막이 형성되고, 기판 전면에 걸쳐 패시베이션막(301)이 형성된다. 상기 패시베이션막(301)은 상기 금속막(400)의 일부분을 노출시켜 주기 위한 패드 영역(500)을 구비할 수 있다. 상기 패드 영역(500)에는 패드(도 6a 내지 6c의 550 참조)가 형성될 수 있다.
상기에서 설명한 바와 같이 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)는 높은 서지 보호 능력과 낮은 클램핑 전압 특성을 나타내는 상기 SCR 소자(11) 및 정전 용량을 최소화할 수 있는 PIN 다이오드(13)와 상기 SCR 소자의 스넵백 전압(트리거링 전압)을 효과적으로 다운시켜 줄 수 있는 PAA 다이오드(15)를 채용함으로써, 상기 전자 장치(20)의 고속 인터페이스를 정전기 및 서지로부터 보호할 수 있다.
이하, 도 3의 단면 구조를 갖는 본 발명의 실시예에 따른 ESD 보호용 반도체 소자의 제조 방법을 도 4a 내지 도 4j를 참조하여 설명하면 다음과 같다.
도 4a 를 참조하면, PIN 다이오드(D1)의 정전 용량을 최소화하기 위한 반도체 웨이퍼를 제공할 수 있다. 예를 들어, 고농도의 P++ 형 기판(100)상에 저농도의 P- 형 에피층(101)을 성장시켜, 상기 에피층(101)이 상면에 구비된 기판(100)을 웨이퍼로 제공할 수 있다. 상기 P- 형 에피층(101)으로 비저항이 최소 40 ohm-cm 이상인 저농도의 P- 형 에피층을 사용할 수 있다. 상기 P- 형 이피층(101)은 비저항이 40 내지 200 ohm-cm 의 매우 낮은 농도를 가질 수 있다.
도 4b를 참조하면, 상기 웨이퍼, 구체적으로, 상기 P- 형 에피층(101)상에 마스크층(300-1)을 형성한다. 상기 마스크층(300-1)은 후속의 웨이퍼에 대한 이온 주입 공정시 이온 주입 마스크로서 작용할 수 있다. 상기 마스크층(300-1)은 200~300 Å 두께의 산화막(300-1)을 형성할 수 있다. 상기 마스크층(300-1)은 후속 공정에서 발생할 수 있는 보론 segregation을 최소화하기 위한 층이다.
도 4c를 참조하면, 상기 SCR 소자(11)를 구성하는 PNP 트랜지스터의 베이스 영역을 위한 N 형 웰(201) 및 패드 영역의 기생 정전용량을 제한하기 위한 N 형 웰 영역(201-1)을 형성한다. 먼저, 상기 마스크층(300-1)의 상기 N 형 웰 영역(201, 200-1)이 형성될 영역에 대응하는 부분이 노출되도록, 사진식각 공정을 수행하여 상기 마스크층(300-1)상에 감광막(PR) (131)을 형성한다. 이어서, 상기 감광막(131)을 마스크로 이용하여 N 형 불순물(151)을 상기 에피층(101)으로 이온주입하여, 상기 N형 웰 영역(201, 201-1)을 형성한다.
도 4d를 참조하면, 상기 SCR 소자(11)를 구성하는 NPN 트랜지스터의 베이스 영역을 위한 P 형 웰 영역(102)을 형성한다. 먼저, 상기 N 형 웰 영역(201, 201-1)을 형성하기 위한 감광막(131)을 제거한다. 이어서, 상기 마스크층(300-1)의 상기 P형 웰 영역(102)이 형성될 영역에 대응하는 부분이 노출되도록, 사진 식각 공정을 수행하여 상기 마스크층(300-1)상에 감광막(132)을 형성한다. 상기 감광막(132)을 마스크로 이용하여 P 형 불순물(152)을 상기 에피층(101)으로 이온주입하여, 상기 P 형 웰 영역(102)을 형성한다.
이후, 확산 공정을 통해 상기 N 형 웰 영역(201, 200-1) 및 P 형 웰 영역(102)으로 주입된 불순물을 일정 깊이 만큼 확산시켜 줄 수 있다. 도 4c 에 도시된 N형 웰 영역(201, 200-1) 형성 공정 및 도 4d 에 도시된 P형 웰 영역(102) 형성 공정과는 반대로, 상기 P형 웰 영역(102)을 형성한 다음 상기 N 형 웰 영역(201, 200-1)을 형성하는 공정을 진행할 수도 있다. 상기 P 형웰(201, 200-1) 및 P 형 웰(102)을 형성시, 기생 정전 용량 및 SCR 소자(11)의 트리거 전압을 고려하여 이온 주입 조건 및 확산 조건이 결정될 수 있다.
도 4e를 참조하면, 상기 SCR 소자(11)의 NPN 트랜지스터의 에미터 영역용 N++ 형 불순물 영역(202-2)을 상기 베이스 영역용 P 형 웰 영역(102)에 형성함과 동시에 N 형 웰 픽업(pick-up) 영역용 N++형 불순물 영역(202-1)을 상기 PNP 트랜지스터의 베이스용 N 형 웰 영역(201)내에 형성한다.
먼저, 상기 P 형 웰 영역 형성을 감광막(132)을 제거한다. 이어서, 상기 마스크층(300-1)의 상기 에미터 영역(202-2)과 픽업 영역(202-1)에 대응하는 부분이 노출되도록, 사진 식각 공정을 통해 상기 마스크층(300-1)상에 감광막(133)을 형성한다. 구체적으로, 상기 감광막(133)은 상기 N형 웰 영역(201)과 P 형 웰 영역(102)에 대응하는 상기 마스크층(300-1)이 노출되도록 형성될 수 있다.
다음, 상기 NPN 트랜지스터의 에미터 영역(202-2)과 픽업 영역(202-1)을 형성하기 위한 위한 이온주입 공정을 수행한다. 상기 감광막(133)을 마스크로 하여, 상기 N형 웰 영역(201)과 P 형 웰 영역(102)으로 고농도의 N++ 형 불순물을 이온주입하여, N++ 형 에미터 영역(202-2)과 N++ 형 픽업 영역(202-1)을 형성할 수 있다.
도 4f를 참조하면, 상기 SCR 소자(11)의 PNP 트랜지스터의 에미터 영역용 P++ 형 불순물 영역(103-2)을 상기 베이스 영역용 N형 웰 영역(201)에 형성함과 동시에 상기 P 형 웰 픽업(pick-up) 영역을 위한 P++형 불순물 영역(103-1)을 상기 NPN 트랜지스터의 베이스 영역용 P 형 웰 영역(102)내에 형성한다.
먼저, 상기 N++ 형 에미터 영역(202-2)과 상기 N++ 형 픽업 영역(202-1) 형성용 감광막(133)을 제거한다. 이어서, 상기 마스크층(300-1)의 PNP 트랜지스터의 상기 에미터 영역(103-2)과 픽업 영역(103-1)에 대응하는 부분이 노출되도록, 사진 식각 공정을 통해 상기 마스크층(300-1)상에 감광막(134)을 형성한다. 구체적으로, 상기 감광막(134)은 상기 N형 웰 영역(201)과 P 형 웰 영역(102)에 대응하는 상기 마스크층(300-1)이 노출되도록 형성될 수 있다.
다음, 상기 PNP 트랜지스터의 에미터 영역(103-2)과 픽업 영역(103-1)을 형성하기 위한 위한 이온주입 공정을 수행한다. 상기 감광막(134)을 마스크로 하여, 상기 N형 웰 영역(201)과 P 형 웰 영역(102)으로 고농도의 P++ 형 불순물을 이온주입하여, P++ 형 에미터 영역(103-2)과 P++ 형 픽업 영역(103-1)을 형성할 수 있다.
상기 에미터 영역(202-2, 103-2)과 픽업 영역(202-1, 103-1)을 형성하기 위한 이온 주입 공정후 어닐링 공정을 수행할 수도 있다. 이에 따라, 상기 SCR 소자(11)를 구성하는 PNP 트랜지스터 및 NPN 트랜지스터 그리고 PIN 다이오드(13, 15)가 형성될 수 있다.
한편, 도 4e에 도시된 N++ 형 에미터 영역 및 픽업 영역(202-2, 202-1) 형성 공정 및 도 4f에 도시된 P++ 형 에미터 영역 및 픽업 영역(103-2, 103-1) 형성 공정과는 반대로, 상기 P++ 형 에미터 영역 및 픽업 영역(103-2, 103-1)을 형성하는 공정을 진행한 다음 상기 N++ 형 에미터 영역 및 픽업 영역(202-2, 202-1)을 형성하는 공정을 진행할 수도 있다.
도 4g를 참조하면, 저농도의 P- 형 에피층(101)의 표면에서 발생하는 보론 Segregation 현상 및 상기 SCR 소자(11)의 스냅백(snap back) 전압을 낮추기 위한 P 형 불순물 영역(104-1)을 형성한다. 먼저, 상기 P++ 형 에미터 영역(103-2)와 픽업 영역(103-1)을 형성하기 위한 감광막(134)을 제거한 다음, 보상 이온주입을 위한 감광막(135)을 형성한다.
이때, 도 5를 참조하면, 본 발명의 실시예에 따른 ESD 보호용 반도체 소자(10)의 평면 구조를 설펴보면, 상기 N형 웰 영역(201)에 형성되는 P++ 형 불순물 영역(103-2)과 N++ 형 불순물 영역(202-1)은 서로 일정 간격(spacing)을 두고 배열될 수 있으며, 상기 P++형 불순물 영역(103-1)은 상기 N++형 불순물 영역(202-10에 대응하는 내측면의 반대 측면에 오목 부분(130-2a)이 구비될 수 있다. 상기 오목 부분(130-2a)는 상기 에피층(101)의 일부분일 수 있다.
따라서, 상기 에피층(101)중 상기 오목 부분(130-2a)을 포함하는 보상 이온 주입 영역(140-1)이 형성될 부분이 노출되도록, 상기 산화막(300-1)상에 사진 식각 공정을 통해 감광막(155)을 형성한다. 이어서, 상기 감광막(135)을 이용한 보상(compensation) 이온 주입 공정을 통해 BF2 를 이온주입하여 상기 P- 형 에피층(101) 표면에 매우 낮은 깊이의 P 형 불순물 영역(104-1)을 형성함과 동시에 상기 P++형 불순물 영역(103-2)의 오목한 부분(130-2a)에도 P형 불순물 영역(104-1)을 형성한다.
상기 이온 주입용 마스크인 감광막(135)을 이용한 셀프 얼라인 방식으로 이용하여 상기 P형 불순물 영역(104-1)을 형성하여 줌으로써, 미스 얼라인이 발생하더라도 상기 PNP 트랜지스터의 에미터용 P++ 형 불순물 영역(103-2)과 보상 이온 주입 영역인 P 형 불순물 영역(104-1)간에 일정 간격(spacing)을 유지할 수 있다.
상기 P 형 불순물 영역(104-1)은 상기 P- 형 에피층(101) 표면에서의 보론 segregation 에 의해 N- 형으로 역전되는 것을 방지하기 위한 것이다. 이때, P 형 불순물 영역(104-1)은 패드 영역 및 웰 영역을 제외한 기판 전면에 걸쳐 형성되어, 보론 Segregation에 의한 정전용량 및 누설 전류 증가를 효과적으로 방지할 수 있다. 또한 웰 영역(210, 102) 사이 영역의 P 형불순물 영역(104-1)은 0.1 내지 0.6 μm 정도로 매우 작은 폭의 핑거(finger) 형태로 하고, PNP 트랜지스터의 에미터(103-2)와의 간격이 스냅백 전압 값에 따라 0.5~1.0um 내의 값을 갖도록 형성할 수 있다. 따라서, 상기 SCR 소자(11)를 구성하는 상기 PMP 트랜지스터와 NPN 트랜지스터가 단락되는 것을 방지할 수 있다. 이때, 상기 간격에 따라 상기 SCR(11)의 스냅백 전압을 결정하는 PAA 다이오드(15)의 항복 전압이 결정될 수 있다.
도 4h를 참조하면, 콘택 형성 공정을 진행한다. 먼저, 상기 감광막(135)을 제거한 다음 초기 마스크층(300-1)을 제거한다. 이어서, 기판 전면에 걸쳐 층간 절연막(300)으로 산화막을 형성한다. 이어서, 상기 층간 절연막(300)중 상기 N 웰 영역(201)과 P 형 웰 영역(102)에 각각 형성된 상기 N++형 영역 (202-1, 202-2)과 상기 P++ 형 영역(103-1,103-2)에 대응하는 부분이 노출되도록, 사진 식각 공정을 통해 상기 층간 절연막(300)상에 감광막(136)을 형성한다.
상기 감광막(136)을 마스크로 하여 상기 층간 절연막(300)의 노출된 부분을 식각하여 각 웰(201), (102)에 형성된 상기 N++형 및 P++ 형 영역 (202-1, 103-2)과 (103-1,202-2)이 노출되도록 통합 콘택(350)을 형성한다.
도 4i를 참조하면, 상기 감광막(136)을 제거한 다음, 상기 통합 콘택(350)을 포함하는 상기 층간 절연막(300)상에 금속막(400)을 형성한다. 상기 통합 콘택(350)에 대응하는 금속막(400)상에 사진 식각 공정을 통해 감광막(137)을 형성한 다음, 상기 감광막(137)을 이용하여 상기 N++형 및 P++ 형 영역 (202-1, 103-2)과 (103-1,202-2)에 각각 동시에 전기적으로 연결되는 상기 금속막(400)을 패터닝한다.
도 4j를 참조하면, 상기 감광막(137)을 제거한 다음, 상기 금속막(400)을 포함하는 층간 절연막(400)상에 패시베이션막(301)을 형성한다. 상기 금속막(400)의 일부분이 노출되도록 상기 패시베이션막(301)상에 감광막(138)을 사진 식각 공정을 통해 형성한다. 상기 감광막(138)을 이용하여 상기 패시베이션막(301)을 식각하여 패드 영역(500)을 형성한다. 상기 감광막(138)을 제거하면, 도 3과 같은 단면 구조를 갖는 ESD 보호용 반도체 소자(10)를 제조할 수 있다.
상기에서 설명한 바와 같이, 매우 낮은 정전용량 특성을 구현하기 위해서는 필수적으로 매우 낮은 불순물 농도를 갖는 에피 웨이퍼를 이용하는데, 이 경우 후속 산화막(300-1) 형성 및 웰 영역(102, 201)의 확산 공정 등으로 인하여 에피층(101) 표면의 p형 불순물인 보론이 Segregation되어 표면 영역의 불순물 농도가 매우 낮아지거나 또는 산화막(104-1)과 실리콘간의 계면에 존재하는 전하(fixed charge) 농도가 높아지면 n형으로 반전되어 높은 정전용량 및 누설 전류의 원인이 된다.
본 발명에서는, 이를 방지하기 위해 P-형 불순물을 에피층(101)의 표면으로 보상 이온 주입하여 보상 이온 주입 영역인 P 형 불순물 영역(140-1)을 형성할 수 있다. 이에 따라, 상기 SCR 소자(11)의 동작을 트리거하는 PAA 다이오드(15) 형성시 동시에 보상 이온 주입 영역(104-1) 형성 공정을 진행하여 공정을 단순화하여 누설 전류 특성 및 정전용량 최소화를 구현하였다.
또한, 상기 SCR 소자(11)의 스냅 백 전압은 PAA 다이오드(15)의 항복전압 (Breakdown Voltage) 특성과 직결되며, 상기 다이오드의 항복전압은 상기 SCR 소자(11)의 PNP 트랜지스터의 에미터 영역(103-2)와 보상 이온 주입 영역(104-1) 사이의 간격(Spacing)에 매우 민감한 특성을 나타낸다. 그러므로, 이러한 민감성으로 인한 특성 변동을 최소화하기 위하여 상기 SCR 소자(11)의 PNP 트랜지스터 에미터(103-1)과 상기 보상 이온 주입 영역(104-1)에 대하여 보상 이온 주입을 동시에 진행하고, 보상이온 주입 마스크(135)를 이용하여 셀프얼라인 방식으로 이온주입 공정을 진행하므로써, 상기 영역들간의 간격이 일정하게 유지되도록 할 수 있다. 따라서, 미스 얼라인에 무관하게 PAA 다이오드(15)의 펀치스루 영역의 거리를 항상 일정하게 유지할 수 있다.
도 6a 내지 6c는 본 발명의 실시예에 따른 플라스틱 패키지의 평면 구조를 도시한 것이고, 도 7a 및 도 7b는 본 발명의 실시예에 따른 플라스틱 패키지의 단면 구조를 도시한 것이다.
도 6a 및 도 6b를 참조하면, 상기 반도체 소자(10)의 패드 영역(500)에 형성되는 패드(550)를 리드 프레임(610)과 각각 단일 와이어(570) 본딩 방식 및 듀얼 와이어(575) 본딩 방식으로 패키징할 수 있다. 도 6c를 참조하면, 상기 반도체 소자(10)의 패드 영역(500)에 형성되는 패드(550)를 리드 프레임(610)에 범프(650)를 이용한 본딩 방식으로 패키징할 수 있다.
도 7a 는 도 6a 및 도 6b의 단면 구조를 갖는 패키지로서, 몰딩재(700)로 몰딩되어 있으며, 도 7b는 도 6c의 단면 구조를 갖는 패키지로서, 몰딩재(750)로 몰딩될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: ESD 보호 소자 11: SCR 소자
13: PIN다이오드 15: PAA 다이오드
17, 19: 웰 저항 100: P++형 반도체 기판
101: P- 형 에피층 201, 201-1: N형 웰 영역
102: P형 웰 영역 301-1, 300: 산화막
131-138: 감광막 103-1, 103-2: P++형 불순물 영역
350: 통합 콘택 202-1, 202-2: N++ 형 불순물 영역
400: 금속막 301: 패시베이션막
500: 패드 영역 550: 패드
610: 리드 프레임 570, 575: 와이어
650: 범프 700, 750: 몰딩재

Claims (6)

  1. 반도체 기판상에 형성되어 입력단과 접지단사이에 연결되며, PNP 트랜지스터와 NPN 트랜지스터로 구성된 SCR 소자;
    상기 반도체 기판상에 형성되어, 상기 입력단과 접지단사이에 상기 SCR 소자와 병렬로 연결되는 제1다이오드: 및
    상기 반도체 기판상에 형성되어, 상기 SCR 소자와 접지단 사이에 연결되는 제2다이오드를 포함하되,
    상기 반도체 기판은 상부에 P- 형 에피층이 구비된 P++ 형 기판이고,
    상기 제1다이오드는 상기 입력단에 인가되는 네가티브 ESD(electrostatic discharge)를 상기 접지단으로 바이패스시켜 주는 PIN 다이오드이고,
    상기 제2다이오드는 상기 SCR 소자의 트리거 전압을 감소시켜 주기 위한 PAA(punchthrough assistant avalanche) 다이오드이며,
    상기 SCR 소자는 제2다이오드에 의해 턴온되어, 상기 입력단에 인가되는 포지티브 ESD를 상기 접지단으로 바이패스시켜 주는 것을 특징으로 하는 ESD 보호용 반도체 소자.
  2. 제1항에 있어서,
    상기 기판에 서로 이격되어 형성된 N 형 웰 영역과 P 형 웰 영역;
    상기 N 형 웰 영역에 형성된 제1N++ 형 불순물 영역과 제1P++형 불순물 영역;
    상기 P 형 웰 영역에 형성된 제2N++ 형 불순물 영역과 제2P++형 불순물 영역; 및
    상기 에피층의 표면에 형성되는 보상 이온 주입 영역을 포함하되,
    상기 제1P++ 형 불순물 영역, 상기 N형 웰 영역 그리고 상기 제2P++ 형 불순물 영역은 상기 PNP 트랜지스터를 구성하고,
    상기 제1N++ 형 불순물 영역, 상기 P형 웰 영역 그리고 상기 제1N++형 불순물 영역은 상기 NPN 트랜지스터를 구성하며,
    상기 제1N++형 불순물 영역, 상기 P형 웰 영역, 그리고 상기 제2P++ 형 불순물 영역은 상기 제1다이오드를 구성하고,
    상기 제1P++형 불순물 영역, 상기 N형 웰 영역, 그리고 상기 보상 이온 주입 영역은 상기 제2다이오드를 구성하는 것을 특징으로 하는 ESD 보호용 반도체 소자.
  3. 제2항에 있어서,
    상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역을 동시에 노출시켜 주는 제1통합 콘택 그리고 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역을 동시에 노출시켜 주는 제2통합 콘택을 구비하는 층간 절연막; 및
    상기 제1통합 콘택을 통해 상기 상기 제1N++형 불순물 영역 및 제1P++ 형 불순물 영역에 전기적으로 연결되는 제1금속막 그리고 상기 제2통합 콘택을 통해 상기 제2N++형 불순물 영역 및 제2P++ 형 불순물 영역에 전기적으로 연결되는 제2금속막을 더 포함하는 것을 특징으로 하는 ESD 보호용 반도체 소자.
  4. 제2항에 있어서,
    상기 N형 웰 영역내에 형성된 제1P++ 형 불순물 영역은 제1N++형 불순물 영역에 대향하지 않는 외측면에 오목한 부분을 포함하여 에피층을 노출시켜 주며,
    상기 보상 이온 주입 영역은 상기 제1P++형 불순물 영역의 오목한 에피층의 표면에 형성되는, 에피층의 도전성 인버젼 방지용 제1P형 불순물 영역; 및
    나머지 에피층의 표면에 형성되어 상기 에피층의 도전성 인버전 방지 및 누설전류 방지용 제2P형 불순물 영역을 포함하는 것을 특징으로 하는 ESD 보호용 반도체 소자.
  5. 반도체 기판상에 PNP 트랜지스터와 NPN 트랜지스터로 구성된 SCR 소자, 제1다이오드 및 제2다이오드를 포함하는 ESD 보호용 반도체 소자에 있어서,
    P- 형 에피층이 형성된 P++ 형 기판상에 NPN 트랜지스터의 베이스용 N형 웰영역과 PNP 트랜지스터의 베이스용 P형 웰 영역을 형성하는 단계;
    상기 NPN 트랜지스터 및 PNP 트랜지스터의 에미터용 제1N++ 형 불순물 영역과 제1P++형 불순물 영역을 N 형 웰 영역에 형성하고, 상기 NPN 트랜지스터 및 PNP 트랜지스터의 콜렉터용 제2N++ 형 불순물 영역과 제2P++형 불순물 영역을 상기 P 형 웰 영역에 형성하는 단계; 및
    상기 에피층의 표면에 보상 이온 주입 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 ESD 보호용 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 보상 이온 주입 영역은 P형 불순물 영역을 포함하며,
    상기 보상 이온 주입 영역은 상기 제2다이오드의 P형 불순물 영역으로 작용하는 것을 특징으로 하는 ESD 보호용 반도체 소자의 제조 방법.
    상기 N형 웰 영역내에 형성된 제1P++ 형 불순물 영역은 제1N++형 불순물 영역에 대향하지 않는 외측면에 오목한 부분을 포함하여 에피층을 노출시켜 주며,
    상기 보상 이온 주입 영역은 상기 제1P++형 불순물 영역과 일정 간격 유지되도록 셀프얼라인 방식으로 형성되되, 상기 제1P++형 불순물 영역의 오목한 에피층의 표면에 형성되는, 에피층의 도전성 인버젼 방지용 제1P형 불순물 영역과 나머지 에피층의 표면에 형성되어 상기 에피층의 도전성 인버전 방지 및 누설전류 방지용 제2P형 불순물 영역을 포함하는 것을 특징으로 하는 ESD 보호용 반도체 소자의 제조방법.
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