JPH0923005A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0923005A
JPH0923005A JP7170968A JP17096895A JPH0923005A JP H0923005 A JPH0923005 A JP H0923005A JP 7170968 A JP7170968 A JP 7170968A JP 17096895 A JP17096895 A JP 17096895A JP H0923005 A JPH0923005 A JP H0923005A
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gate electrode
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Masatoshi Kimura
雅俊 木村
Masao Sugiyama
雅夫 杉山
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Abstract

(57)【要約】 【目的】 ゲート電極５上およびソース・ドレイン領域
１０上に、サリサイド技術によりシリサイド層を形成し
た半導体装置において、上記ゲート電極５およびソース
・ドレイン領域１０の一部に低抵抗化しない高抵抗領域
を信頼性良く形成する。 【構成】 ゲート電極５およびソース・ドレイン領域１
０形成後、レジストマスク１７を用いて所定領域にＮイ
オンまたはＯイオンを注入した後、全面にＴｉ層１１を
堆積し、熱処理により自己整合的にシリサイド化するこ
とにより、ゲート電極５上およびソース・ドレイン領域
１０上で所定領域に高抵抗のＴｉｘＮｙＳｉｚミキシン
グ層１９を、それ以外に低抵抗のＴｉＳｉ2層１２を形
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にサリサイド（SALICIDE:Self Aligned Silicide）技
術を用いた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴って、コンタクト
抵抗の低減や、低抵抗なゲート、ソース・ドレイン等の
電極形成のため、シリサイド層を自己整合的にシリコン
上に形成するサリサイド技術は、近年広く用いられてい
る。サリサイド技術を用いた半導体装置の製造方法をＮ
ＭＯＳトランジスタについて適用したものを図１０〜図
１８を用いて以下に説明する。まず、Ｐ型の単結晶シリ
コンから成る半導体基板１（以下、基板１と称す）にＰ
型ウェル領域２（以下、Ｐウェル２と称す）を形成し、
ＬＯＣＯＳ法を用いて分離用フィールド絶縁膜３を形成
後、全面にゲート酸化膜４を形成する。その後、全面に
ドープトポリシリコン膜（あるいはドープトアモルファ
スシリコン膜）５ａを堆積した後、全面にホトレジスト
膜６を形成後ホトリソグラフィ技術によりパターニング
する（図１０）。
【０００３】次に、ホトレジストパターン６をマスクに
して、下地のドープトポリシリコン膜５ａをエッチング
して導電層となるゲート電極５を形成する（図１１）。
次に、ホトレジスト膜６を除去した後（図１２）、Ｎ-
型ＬＤＤ領域７形成のため、斜め回転イオン注入法によ
りＡｓまたはＰ等の不純物を基板１上から注入する（図
１３）。次に、全面にＴＥＯＳ膜８を約０．０５〜０．
２μｍの膜厚に堆積した後（図１４）、異方性ドライエ
ッチングにより全面エッチバックして、ゲート電極５側
壁にサイドウォール９を形成する（図１５）。次に、導
電層となるＮ+型ソース・ドレイン領域１０形成のた
め、イオン注入法によりＡｓまたはＰ等の不純物を基板
１上から注入する（図１６）。
【０００４】この後、サリサイド技術を用いて、シリサ
イド層をゲート電極５上およびソース・ドレイン領域１
０上に形成する方法を以下に示す。上記の様にソース・
ドレイン領域１０が形成された基板１上の全面に金属層
としてのＴｉ層１１を、例えばスパッタ法により堆積す
る（図１７）。その後、基板１にランプアニール等の熱
処理を施すことにより、シリコン上のＴｉ層１１と下地
のシリコンとを反応させ低抵抗シリサイド層としてのＴ
ｉＳｉ2層１２に変成させる。この後、未反応のＴｉ層
１１をＨ2ＳＯ4／Ｈ2Ｏ2等の溶液を用いて除去する。こ
れによりシリコン上、すなわち、ゲート電極５上および
ソース・ドレイン領域１０上にのみＴｉＳｉ2層１２が
自己整合的に形成される（図１８）。この後、層間絶縁
膜および電極配線層の形成を行い、所定の処理を施して
ＮＭＯＳトランジスタを完成する（図示せず）。
【０００５】ところで、ＬＳＩでは一般に、静電破壊
（以下、ＥＳＤと称す）等から内部回路を保護するた
め、入出力保護回路を設ける。その場合、上述した様な
サリサイド技術により、入出力保護回路を構成するトラ
ンジスタのゲート５上、およびソース・ドレイン領域１
０上にＴｉＳｉ2層１２等の低抵抗なシリサイド層が形
成されると、外部パッドから入力されたサージによる影
響を受けやすくなる。特に図１９に示すソース・ドレイ
ン領域１０のコーナー部１３は電界集中を起こし易く、
上記サージがソース・ドレイン領域１０の拡散層抵抗の
１／１０以下であるシリサイド層の抵抗（ＴｉＳｉ2層
１２の抵抗率：約１３〜１８μΩ・ｃｍ）を経て上記コ
ーナー部１３に到達することによりその部分で接合破壊
を生じ易い。
【０００６】このため、サリサイド技術を用いてＬＳＩ
を製造する際、入出力保護回路を構成するトランジスタ
においては、選択的に低抵抗なシリサイド層を形成しな
い方法が考案されている。例えばＵＳＰ５０２１８５３
号公報に示される半導体装置の製造方法を図２０に基づ
いて以下に示す。まず、図１０〜図１３で示した同様の
方法により、ゲート電極５形成後Ｎ-型ＬＤＤ領域７を
形成する。その後全面にＴＥＯＳ膜８を堆積後、レジス
トマスクを用いて異方性ドライエッチングにより選択的
にエッチングをすることにより、ＮＭＯＳトランジスタ
Ａ領域となる領域上にＴＥＯＳ膜８ａを残存させ、ＮＭ
ＯＳトランジスタＢ領域となる領域のゲート電極５側壁
にサイドウォール９を形成する（図２０（ａ））。
【０００７】次に、Ｎ+型ソース・ドレイン領域１０形
成のため、イオン注入法によりＡｓまたはＰ等の不純物
を基板１上から注入する（図２０（ｂ））。この後、全
面にＴｉ層１１を例えばスパッタ法により堆積した後、
ランプアニール等の熱処理を施してシリコン上のＴｉ層
１１をＴｉＳｉ2層１２に変成させ、その後未反応のＴ
ｉ層１１を除去する。これによりＴＥＯＳ膜８ａが形成
されたＮＭＯＳトランジスタＡ領域にはＴｉＳｉ2層１
２は形成されず、ＮＭＯＳトランジスタＢのゲート電極
５上およびソース・ドレイン領域１０上に、選択的にＴ
ｉＳｉ2層１２が形成される（図２０（ｃ））。
【０００８】この様にして、同一基板１上で、サリサイ
ド技術を用いて低抵抗シリサイド層を形成する際に、選
択的に低抵抗シリサイド層を形成しない領域を製造す
る。しかしながら、上記の様な製造方法では、ソース・
ドレイン領域１０形成のためのイオン注入の際、ＮＭＯ
ＳトランジスタＡではＴＥＯＳ膜８ａ上から、ＮＭＯＳ
トランジスタＢではＴＥＯＳ膜８が除去された基板１シ
リコン上からの注入である。このためＮＭＯＳトランジ
スタＡとＮＭＯＳトランジスタＢとでは、ソース・ドレ
イン領域１０の不純物分布が異なってしまう。余分なイ
オン注入工程を追加する事によって上記ソース・ドレイ
ン領域１０の不純物分布を揃えることは可能であるが、
工程が繁雑になるものである。
【０００９】この様な問題点を改善する従来の別例によ
る半導体装置の製造方法を図２１に基づいて以下に示
す。まず、図１０〜図１６で示したと同様の方法によ
り、ゲート電極５形成後Ｎ-型ＬＤＤ領域７を形成し、
全面にＴＥＯＳ膜８を堆積後、全面エッチバックしてサ
イドウォール９を形成し、その後、Ｎ+型ソース・ドレ
イン領域１０を形成する。次に、全面に第２のＴＥＯＳ
膜１４を堆積し（図２１（ａ））、その上の全面にホト
レジスト膜１５を形成後、ホトリソグラフィ技術により
パターニングする。このホトレジストパターン１５をマ
スクにして、異方性ドライエッチングにより、選択的に
エッチングをすることにより、ＮＭＯＳトランジスタＡ
領域上に第２のＴＥＯＳ膜１４ａを残存させ、ＮＭＯＳ
トランジスタＢ領域においてはゲート電極５に第２のサ
イドウォール１６を形成する。ゲート電極５には既にサ
イドウォール９が形成されているため、第２のサイドウ
ォール１６はサイドウォール９の外側に形成される（図
２１（ｂ））。
【００１０】その後、ホトレジスト膜１５を除去した後
（図２１（ｃ））、全面にＴｉ層１１を例えばスパッタ
法により堆積した後（図２１（ｄ））、ランプアニール
等の熱処理を施してシリコン上のＴｉ層１１をＴｉＳｉ
2層１２に変成させ、その後未反応のＴｉ層１１を除去
する。これにより第２のＴＥＯＳ膜１４ａが形成された
ＮＭＯＳトランジスタＡ領域にはＴｉＳｉ2層１２は形
成されず、ＮＭＯＳトランジスタＢのゲート電極５上お
よびソース・ドレイン領域１０上に、選択的にＴｉＳｉ
2層１２が形成される（図２１（ｅ））。
【００１１】
【発明が解決しようとする課題】しかしながら上記の様
に、ソース・ドレイン領域１０形成後に、第２のＴＥＯ
Ｓ膜１４ａをマスクとしてサリサイド技術を用いると、
上述した様なソース・ドレイン領域１０の不純物分布が
異なる問題は解消されるが、第２のＴＥＯＳ膜１４ａを
パターニングする際、第２のサイドウォール１６がゲー
ト電極５側壁に形成されてしまう。このためＮＭＯＳト
ランジスタＢにおいて、ソース・ドレイン領域１０上の
ＴｉＳｉ2層１２の面積が第２のサイドウォール１６の
分だけ減少してしまい、ソース・ドレイン間においては
第２のサイドウォール１６下層の拡散層抵抗が直列抵抗
となり、素子の動作速度が劣化するものであった。
【００１２】この発明は、以上の様な問題点を解消する
ためになされたものであって、サリサイド技術を用いて
シリコンから成る導電層上に低抵抗シリサイド層を形成
する半導体装置において、選択的に上記低抵抗シリサイ
ド層を形成しない高抵抗領域を設け、上記低抵抗シリサ
イド層の形成領域と高抵抗領域とで、ソース・ドレイン
領域の不純物分布が異なることなく、また上記形成領域
において、低抵抗シリサイド層の面積が減少して抵抗増
大により素子の動作速度が劣化することが防止された、
高速で信頼性の高い半導体装置を得ることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板上に、シリコンから成る導
電層と、この導電層上にサリサイド技術により形成され
たシリサイド層とを有し、上記シリサイド層の一部を、
ＮイオンあるいはＯイオンが導入された高抵抗シリサイ
ド層で構成したものである。
【００１４】この発明の請求項２に係る半導体装置の製
造方法は、単結晶シリコンから成る半導体基板に、ポリ
シリコンから成る導電層となるゲート電極を形成し、イ
オン注入によりＬＤＤ領域を形成後、上記ゲート電極側
壁にサイドウォールを形成し、その後イオン注入により
導電層となるソース・ドレイン領域を形成する工程と、
その後、レジストマスクを用いて所定の領域にＮイオン
またはＯイオンを注入する工程と、上記半導体基板上の
全面に金属層を堆積する工程と、上記半導体基板に熱処
理を施すことにより上記ゲート電極上および上記ソース
・ドレイン領域上の上記金属層を自己整合的にシリサイ
ド化し、その後未反応の上記金属層を除去する工程と、
を有するものである。
【００１５】この発明の請求項３に係る半導体装置の製
造方法は、ゲート電極およびソース・ドレイン領域を形
成後、ＮイオンまたはＯイオンを所定の領域に注入し、
その後全面に金属層を堆積して、熱処理により自己整合
的にシリサイド化することにより、Ｎイオン注入領域ま
たはＯイオン注入領域の上記ゲート電極上および上記ソ
ース・ドレイン領域上に高抵抗シリサイド層を、上記注
入領域以外の上記ゲート電極上および上記ソース・ドレ
イン領域上に低抵抗シリサイド層を形成するものであ
る。
【００１６】この発明の請求項４に係る半導体装置の製
造方法は、ゲート電極およびソース・ドレイン領域を形
成後、全面に金属層を堆積した後、ＮイオンまたはＯイ
オンを所定の領域に注入し、その後熱処理により上記金
属層を自己整合的にシリサイド化することにより、Ｎイ
オン注入領域またはＯイオン注入領域の上記ゲート電極
上および上記ソース・ドレイン領域上に高抵抗シリサイ
ド層を、上記注入領域以外の上記ゲート電極上および上
記ソース・ドレイン領域上に低抵抗シリサイド層を形成
するものである。
【００１７】この発明の請求項５に係る半導体装置の製
造方法は、ゲート電極およびソース・ドレイン領域を形
成後、全面に金属層を堆積して熱処理により自己整合的
にシリサイド化し、その後ＮイオンまたはＯイオンを所
定の領域に注入することにより、Ｎイオン注入領域また
はＯイオン注入領域の上記ゲート電極上および上記ソー
ス・ドレイン領域上に高抵抗シリサイド層を、上記注入
領域以外の上記ゲート電極上および上記ソース・ドレイ
ン領域上に低抵抗シリサイド層を形成するものである。
【００１８】この発明の請求項６に係る半導体装置の製
造方法は、ゲート電極およびソース・ドレイン領域を形
成後、上記ゲート電極上および上記ソース・ドレイン領
域上にエピタキシャル層を選択成長させ、その後Ｎイオ
ンまたはＯイオンの注入および金属層の堆積を行うもの
である。
【００１９】この発明の請求項７に係る半導体装置の製
造方法は、半導体基板上の全面に金属層としてＴｉ層を
堆積し、その上の全面にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有す
る保護膜を形成し、次いでレジストマスクを用いて所定
の領域にＮイオンまたはＯイオンを注入し、その後上記
レジストマスク除去後、Ｈ2ＳＯ4／Ｈ2Ｏ2を用いて上記
レジストマスクの残渣除去を行い、次いで上記保護膜を
除去するものである。
【００２０】この発明の請求項８に係る半導体装置の製
造方法は、単結晶シリコンから成る半導体基板に、ポリ
シリコンから成るゲート電極を形成し、イオン注入によ
りＬＤＤ領域を形成後、上記ゲート電極側壁にサイドウ
ォールを形成し、その後イオン注入によりソース・ドレ
イン領域を形成する工程と、その後、上記半導体基板上
の所定領域に選択的に金属層を形成する工程と、上記半
導体基板に熱処理を施すことにより上記ゲート電極上お
よび上記ソース・ドレイン領域上の上記金属層を自己整
合的にシリサイド化し、その後未反応の上記金属層を除
去する工程と、を有し、上記ゲート電極上および上記ソ
ース・ドレイン領域上に、低抵抗シリサイド層の形成領
域と非形成領域とを設けるものである。
【００２１】この発明の請求項９に係る半導体装置の製
造方法は、半導体基板上の全面に金属層としてＴｉ層を
堆積し、その上の全面にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有す
る保護膜を形成し、次いで、レジストマスクを用いて上
記保護膜をエッチング除去して所定領域に残存させ、次
いで上記レジストマスク除去後、Ｈ2ＳＯ4／Ｈ2Ｏ2を用
いて上記レジストマスクの残渣除去を行い、次いで、上
記保護膜をマスクにして下地の上記Ｔｉ層をエッチング
除去した後、上記保護膜を除去することによって上記半
導体基板上の所定領域に選択的に金属層を形成するもの
である。
【００２２】この発明の請求項１０に係る半導体装置の
製造方法は、保護膜としてＳｉ3Ｎ4層を用いるものであ
る。
【００２３】この発明の請求項１１に係る半導体装置
は、半導体基板上に、シリコンから成る導電層と、この
導電層上にサリサイド技術により形成されたシリサイド
層とを有し、外部パッドに接続される上記導電層上に、
上記外部パッドへの接続の為のコンタクトホール部を囲
んで環状に、ＮイオンあるいはＯイオンが導入された高
抵抗シリサイド層を形成するか、あるいはシリサイド層
を形成しないことにより、高抵抗領域を形成したもので
ある。
【００２４】この発明の請求項１２に係る半導体装置
は、外部パッドと入力ドライバのゲート電極との双方に
それぞれ接続される出力ドライバのソース・ドレイン領
域上で、上記外部パッドへの接続の為のコンタクトホー
ルＡが、上記入力ドライバの上記ゲート電極への接続の
為のコンタクトホールＢに対して、上記出力ドライバの
上記ゲート電極側に配設され、上記コンタクトホールＡ
部を上記コンタクトホールＢ部との間および周囲に、Ｎ
イオンあるいはＯイオンが導入された高抵抗シリサイド
層を形成するか、あるいはシリサイド層を形成しないこ
とにより、高抵抗領域を形成したものである。
【００２５】この発明の請求項１３に係る半導体装置
は、外部パッド、出力ドライバのソース・ドレイン領
域、および入力ドライバのゲート電極が、連結した配線
層で順次接続され、上記出力ドライバの上記ソース・ド
レイン領域上における上記配線層のコンタクトホール部
の周囲と、上記配線層と接続する上記入力ドライバの上
記ゲート電極上とに、ＮイオンあるいはＯイオンが導入
された高抵抗シリサイド層を形成するか、あるいはシリ
サイド層を形成しないことにより、高抵抗領域を形成し
たものである。
【００２６】この発明の請求項１４に係る半導体装置
は、高抵抗シリサイド層をソース・ドレイン領域とフィ
ールド絶縁膜との境界部近傍には形成しないものであ
る。
【００２７】
【作用】この発明による半導体装置は、サリサイド技術
により半導体基板上に形成されたシリサイド層の一部
を、ＮイオンあるいはＯイオンが導入された高抵抗シリ
サイド層で構成したものである。すなわち半導体基板上
のシリコンから成る導電層上に、低抵抗シリサイド層領
域と高抵抗シリサイド領域との双方が形成される。これ
により、例えば入出力保護回路等、用途により低抵抗化
が不適当な導電層上には、高抵抗シリサイド層が形成で
き、回路設計上の自由度が向上し、信頼性の高い半導体
装置が得られる。
【００２８】また、この発明による半導体装置の製造方
法は、ゲート電極およびソース・ドレイン領域を形成
後、サリサイド技術によりシリサイド層形成工程とレジ
ストマスクを用いて所定領域にＮイオンまたはＯイオン
を注入する工程とを行う。このため、Ｎイオン（または
Ｏイオン）注入領域では高抵抗シリサイド層が、それ以
外の領域では低抵抗シリサイド層が形成され、上記の様
な回路設計上の自由度が向上し、信頼性の高い半導体装
置が容易に製造できる。また、Ｎイオン（またはＯイオ
ン）注入領域とそれ以外の領域でソース・ドレイン領域
の不純物分布が異なることはなく、低抵抗シリサイド層
の面積が、余分なサイドウォールの為に減少して抵抗を
増大させることもなく、高速でさらに信頼性の高い半導
体装置が得られる。
【００２９】また、この発明によると、ゲート電極およ
びソース・ドレイン領域を形成後、ＮイオンまたはＯイ
オンを所定領域に注入後、金属層を堆積してシリサイド
化させるため、金属層堆積後にＮイオン（またはＯイオ
ン）の注入を行う場合の様に、金属原子がＰＮ接合近辺
にまで深く達することはなく、接合リーク等の信頼性の
劣化が防止できる。
【００３０】また、この発明によると、金属層を堆積し
た後、ＮイオンまたはＯイオンを所定領域に注入し、そ
の後金属層をシリサイド化させるため、Ｎイオン（また
はＯイオン）は金属層上から注入され、半導体基板に深
く拡散するのが防止されるので、素子のホットキャリア
耐性の変動が抑制される。
【００３１】また、この発明によると、全面に形成した
金属層を自己整合的にシリサイド化させた後、Ｎイオン
またはＯイオンを所定領域に注入するため、マスタ工程
以降の工程数が減少し製造の効率が向上する。
【００３２】また、この発明によると、ゲート電極上お
よびソース・ドレイン領域上にエピタキシャル層を選択
成長させ、その後ＮイオンまたはＯイオンの注入および
金属層の堆積を行うため、シリサイド層はエピタキシャ
ル層の厚みの分だけ高い位置に形成されることになり、
ソース・ドレイン領域を半導体基板に予め浅く形成して
おくことができる。このため接合容量が低減できる。
【００３３】また、この発明によると、金属層にＴｉ層
を用い、Ｔｉ層上にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有する保
護膜を形成し、次いでレジストマスクを用いてＮイオン
またはＯイオンを注入し、その後、レジストマスク除去
後レジストマスクの残渣除去にＨ2ＳＯ4／Ｈ2Ｏ2を用い
る。Ｔｉ層はＨ2ＳＯ4／Ｈ2Ｏ2に侵される性質がある
が、Ｔｉ層上に保護膜を形成することにより、レジスト
マスクの残渣除去の際にＨ2ＳＯ4／Ｈ2Ｏ2にＴｉ層が晒
されることがなく、Ｔｉ層が侵されるのが防止できる。
これによりレジストマスク除去にＨ2ＳＯ4／Ｈ2Ｏ2を用
いる場合でもＴｉのシリサイド層を信頼性良く形成する
ことが可能となる。
【００３４】また、この発明による半導体装置の製造方
法は、ゲート電極およびソース・ドレイン領域を形成
後、金属層を所定領域に選択的に形成して、この金属層
をシリサイド化させることにより、ゲート電極上および
ソース・ドレイン領域上に、低抵抗シリサイド層の形成
領域と非形成領域とを設ける。これにより、例えば入出
力保護回路等、用途により低抵抗化が不適当なゲート電
極上およびソース・ドレイン領域上は、低抵抗シリサイ
ド層の非形成領域とすることが容易にでき、回路設計上
の自由度が向上し、信頼性の高い半導体装置が容易に製
造できる。また、低抵抗シリサイド層の形成領域と非形
成領域とで従来の様にソース・ドレイン領域の不純物分
布が異なることなく、低抵抗シリサイド層の面積が、余
分なサイドウォールの為に減少して抵抗を増大させるこ
ともなく、高速でさらに信頼性の高い半導体装置が得ら
れる。
【００３５】また、この発明によると、金属層にＴｉ層
を用い、このＴｉ層上にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有す
る保護膜を形成し、この保護膜をレジストマスクを用い
てパターニングした後レジストマスクをその残渣除去に
Ｈ2ＳＯ4／Ｈ2Ｏ2を用いて除去し、残存した上記保護膜
をマスクにしてＴｉ層をエッチングすることにより、Ｔ
ｉ層を所定領域に選択的に形成する。このためレジスト
マスク除去時に、後工程で残存させるＴｉ層は保護膜で
覆われておりＨ2ＳＯ4／Ｈ2Ｏ2に晒されて侵されること
はない。この様にレジストマスク除去にＨ2ＳＯ4／Ｈ2
Ｏ2を用いる場合でも、Ｔｉの低抵抗シリサイド層を信
頼性良く形成することが可能となる。
【００３６】また、この発明によると、保護膜としてＳ
ｉ3Ｎ4層を用いるため、上述した様な保護膜による効果
を確実に容易に実現できる。
【００３７】また、この発明による半導体装置は、外部
パッドに接続される導電層上に、外部パッドへの接続の
為のコンタクトホール部を囲んで環状に、Ｎイオンある
いはＯイオンが導入された高抵抗シリサイド層を形成す
るか、あるいはシリサイド層を形成しないことにより、
高抵抗領域を形成したため、外部パッドから入力される
サージが接合破壊を起こし易いソース・ドレイン領域
（導電層）のコーナーや内部回路に到達して悪影響を与
えるのが防止できる。このためサージによる接合破壊が
防止され、サージに対する入力保護機能も向上する。
【００３８】また、この発明によると、出力ドライバに
おいて、外部パッドへの接続の為のコンタクトホールＡ
が、入力ドライバのゲート電極への接続の為のコンタク
トホールＢに対して、同一ソース・ドレイン領域内でゲ
ート電極側に配設され、コンタクトホールＡ部とコンタ
クトホールＢ部との間および周囲に、Ｎイオンあるいは
Ｏイオンが導入された高抵抗シリサイド層を形成する
か、あるいはシリサイド層を形成しないことにより、高
抵抗領域を形成した。この高抵抗領域の形成により、外
部パッドから入力されたサージが、ソース・ドレイン領
域のコーナー、および入力ドライバのゲート電極に到達
するのが防止され、サージによる接合破壊が防止され、
サージに対する入力保護機能も向上する。また、出力ド
ライバのソース・ドレイン領域上で、外部パッドへの接
続の為のコンタクトホールＡを、入力ドライバへの接続
の為のコンタクトホールＢに対してゲート電極側に配設
したため、出力信号の遅延を低減できる。
【００３９】また、この発明によると連結した配線層で
外部パッド、出力ドライバのソース・ドレイン領域、お
よび入力ドライバのゲート電極が順次接続されたため、
出力ドライバのソース・ドレイン領域上で、外部パッド
への接続の為のコンタクトホールは、入力ドライバのゲ
ート電極への接続の為のコンタクトホールと共通とな
り、ソース・ドレイン領域の面積が低減でき、接合容量
も削減できる。また、ソース・ドレイン領域上の外部パ
ッドへの接続の為のコンタクトホール部周囲、および配
線層と接続する入力ドライバのゲート電極上に高抵抗領
域を形成したため、外部パッドから入力されたサージが
ソース・ドレイン領域のコーナー、および入力ドライバ
に到達するのが防止され、接合破壊の防止および入力保
護機能の向上が図れる。
【００４０】また、この発明によると、Ｎイオンあるい
はＯイオンが導入された高抵抗シリサイド層を、ソース
・ドレイン領域上でフィールド絶縁膜との境界部近傍に
は形成しないため、フィールド絶縁膜形成時のバーズビ
ークにより薄い酸化膜が形成されている上記境界部近傍
に、Ｎイオン（またはＯイオン）を注入して損傷を与え
て接合リーク等の劣化を生じさせるのを防止する。
【００４１】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。なお、従来の技術と重複する箇所は、適宜その説
明を省略する。図１はこの発明の実施例１による半導体
装置の構造および製造方法を示す断面図である。まず、
図１０〜図１６で示した従来のものと同様の方法で、ゲ
ート電極５形成時、Ｎ-型ＬＤＤ領域７を形成し、全面
にＴＥＯＳ膜８を堆積後、全面エッチバックしてサイド
ウォール９を形成し、その後、Ｎ+型ソース・ドレイン
領域１０を形成する。
【００４２】次に、全面にレジストマスクとなるホトレ
ジスト膜１７を形成後、ホトリソグラフィ技術を用いて
パターニングする。このホトレジストパターン１７をマ
スクにして、基板１上からイオン注入法によりＮイオン
（またはＯイオン）を、例えば注入エネルギー；２０Ｋ
ｅＶ〜９０ＫｅＶ、注入量；４Ｅ１５〜５Ｅ１６ｉｏｎ
ｓ／ｃｍ-2で注入する。これにより、ＮＭＯＳトランジ
スタＡ領域におけるゲート電極５およびソース・ドレイ
ン領域１０にＮイオン（またはＯイオン）注入シリコン
層１８が形成される（図１（ａ））。次に、ホトレジス
ト膜１７を除去後、前工程のイオン注入による損傷の修
復および拡散のために、必要であれば基板１にランプア
ニール等の熱処理を施し、その後、全面にＴｉ層１１を
例えばスパッタ法により堆積する（図１（ｂ））。
【００４３】次に、基板１にランプアニール等の熱処理
を施して、シリコン上のＴｉ層１１を下地のシリコンと
反応させシリサイド化する。このとき、ＮＭＯＳトラン
ジスタＡ領域では、Ｎイオン（またはＯイオン）注入シ
リコン層１８上のＴｉ層１１がＴｉｘＮｙＳｉｚ（また
はＴｉｘＯｙＳｉｚ）で表されるミキシング層１９に変
成され、ＮＭＯＳトランジスタＢ領域では、シリコン上
のＴｉ層１１がＴｉＳｉ2層１２に変成される。この
後、未反応のＴｉ層１１をＨ2ＳＯ4／Ｈ2Ｏ2等の溶液を
用いて除去する。これによりゲート電極５上およびソー
ス・ドレイン領域１０上に、ＮＭＯＳトランジスタＢ領
域では低抵抗シリサイド層としてのＴｉＳｉ2層１２
が、ＮＭＯＳトランジスタＡ領域では高抵抗シリサイド
層としてのＴｉｘＮｙＳｉｚ（またはＴｉｘＯｙＳｉ
ｚ）ミキシング層１９が形成される（図１（ｃ））。こ
の後、層間絶縁膜および電極配線層の形成を行い、所定
の処理を施して半導体装置を完成する（図示せず）。
【００４４】上記実施例１で形成されるＴｉｘＮｙＳｉ
ｚ（またはＴｉｘＯｙＳｉｚ）ミキシング層１９はＴｉ
Ｓｉ2層１２に比べ格段と高抵抗なシリサイド層である
ことが判っている。すなわち、上記実施例１では、サリ
サイド技術を用いる前に選択的にＮＭＯＳトランジスタ
Ａ領域にＮイオン（またはＯイオン）を注入することに
よって、このイオン注入領域（ＮＭＯＳトランジスタＡ
領域）におけるゲート電極５上およびソース・ドレイン
領域１０上に高抵抗なＴｉｘＮｙＳｉｚ（またはＴｉｘ
ＯｙＳｉｚ）ミキシング層１９を、それ以外（ＮＭＯＳ
トランジスタＢ領域）のゲート電極５上およびソース・
ドレイン領域１０上に低抵抗なＴｉＳｉ2層１２を形成
するものである。
【００４５】このため、低抵抗なＴｉＳｉ2層１２形成
領域と高抵抗なＴｉｘＮｙＳｉｚ（またはＴｉｘＯｙＳ
ｉｚ）ミキシング層１９形成領域とを同一基板１上に選
択的に容易に形成できる。また、これら２つの形成領域
においてソース・ドレイン領域１０の不純物分布は同じ
であり、またＴｉＳｉ2層１２形成領域におけるソース
・ドレイン領域１０上のＴｉＳｉ2層１２の面積が従来
の様に減少することもない。また、Ｔｉ層１１を形成す
る前に、Ｎイオン（またはＯイオン）の注入を行ってい
るため、Ｔｉ原子がノックオンされてＰＮ接合近辺に達
することはなく、接合リーク等信頼性の劣化が防止でき
る。
【００４６】なお、ＮイオンまたはＯイオンの注入はＮ
2イオンやＯ2イオンでも良く、本明細書ではＮイオンま
たはＯイオンはＮ2イオン、Ｏ2イオンをも含むものとす
る。また、ＮイオンまたはＯイオンの注入条件は、Ｔｉ
Ｓｉ2層１２の膜厚や抵抗値の設定値によって異なるも
のである。
【００４７】実施例２．上記実施例１で示した半導体装
置の他の製造方法について、以下実施例２〜実施例５に
示す。図２はこの発明の実施例２による半導体装置の製
造方法を示す断面図である。まず、図１０〜図１６で示
した従来のものと同様の方法で、ゲート電極５形成後、
Ｎ-型ＬＤＤ領域７を形成し、全面にＴＥＯＳ膜８を堆
積後、全面エッチバックしてＮ+型ソース・ドレイン領
域１０を形成する。次に、全面にＴｉ層１１を例えばス
パッタ法により堆積する（図２（ａ））。次に、全面に
ホトレジスト膜１７を形成し、ホトリソグラフィ技術に
よりパターン化する。このホトレジストパターン１７を
マスクにして、基板１上からイオン注入法によりＮイオ
ン（またはＯイオン）を注入する。これにより、ＮＭＯ
ＳトランジスタＡ領域におけるＴｉ層１１にＮイオン
（またはＯイオン）が注入され、Ｎイオン（またはＯイ
オン）注入Ｔｉ層２０が形成される（図２（ｂ））。
【００４８】次に、ホトレジスト膜１７を除去した後
（図２（ｃ））、基板１にランプアニール等の熱処理を
施して、シリコン上のＴｉ層１１およびＮイオン（また
はＯイオン）注入Ｔｉ層２０を下地のシリコンと反応さ
せシリサイド化する。このとき、ＮＭＯＳトランジスタ
Ａ領域では、Ｎイオン（またはＯイオン）注入Ｔｉ層２
０がＴｉｘＮｙＳｉｚ（またはＴｉｘＯｙＳｉｚ）ミキ
シング層１９に変成され、ＮＭＯＳトランジスタＢ領域
では、Ｔｉ層１１がＴｉＳｉ2層１２に変成される。こ
の後未反応のＴｉ層１１、２０をＨ2ＳＯ4／Ｈ2Ｏ2等の
溶液を用いて除去する（図２（ｄ））。この後、上記実
施例１と同様の処理を施して半導体装置は完成する。
【００４９】上記実施例２においても上記実施例１と同
様に、低抵抗なＴｉＳｉ2層１２形成領域と高抵抗なＴ
ｉｘＮｙＳｉｚ（またはＴｉｘＯｙＳｉｚ）ミキシング
層１９形成領域とを同一基板１上に選択的に容易に形成
できる。またこれら２つの形成領域においてソース・ド
レイン領域１０の不純物分布は同じであり、またＴｉＳ
ｉ2層１２形成領域におけるソース・ドレイン領域１０
上のＴｉＳｉ2層１２の面積が従来の様に減少すること
はない。また、上記実施例２では、Ｎイオン（またはＯ
イオン）をＴｉ層１１形成後に注入するため、基板１に
深く拡散するのが防止され、素子のホットキャリア耐性
の変動が抑制される。
【００５０】実施例３．次に、この発明の実施例３によ
る半導体装置の製造方法を図３に基づいて以下に示す。
まず、図１０〜図１６で示した従来のものと同様の方法
で、ゲート電極５形成後、Ｎ-型ＬＤＤ領域７を形成
し、全面にＴＥＯＳ膜８を堆積後、全面エッチバックし
てＮ+型ソース・ドレイン領域１０を形成する。次に、
全面にＴｉ層１１を例えばスパッタ法により堆積した後
（図３（ａ））、基板１にランプアニール等の熱処理を
施してシリコン上のＴｉ層１１をシリサイド化させてＴ
ｉＳｉ2層１２に変成させた後、未反応のＴｉ層１１を
Ｈ2ＳＯ4／Ｈ2Ｏ2等の溶液を用いて除去する（図３
（ｂ））。
【００５１】次に、全面にホトレジスト膜１７を形成し
た後、ホトリソグラフィ技術を用いてパターン化する。
このホトレジストパターン１７をマスクにして、基板１
上からＮイオン（またはＯイオン）を注入する。これに
より、ＮＭＯＳトランジスタＡ領域のＴｉＳｉ2層１２
にＮイオン（またはＯイオン）が注入され、Ｎイオン
（またはＯイオン）注入ＴｉＳｉ2層２１が形成される
（図３（ｃ））。次に、ホトレジスト膜１７を除去後、
基板１に熱処理を施して、Ｎイオン（またはＯイオン）
注入ＴｉＳｉ2層２１をＴｉｘＮｙＳｉｚ（またはＴｉ
ｘＯｙＳｉｚ）ミキシング層１９に変成させる（図３
（ｃ））。この後、層間絶縁膜および電極配線層の形成
を行い、所定の処置を施して半導体装置を完成する（図
示せず）。
【００５２】この実施例でも、低抵抗なＴｉＳｉ2層１
２形成領域と高抵抗なＴｉｘＮｙＳｉｚ（またはＴｉｘ
ＯｙＳｉｚ）ミキシング層１９形成領域とを同一基板１
上に選択的に容易に形成できる。またこれら２つの形成
領域において、ソース・ドレイン領域１０の不純物分布
は同じであり、またＴｉＳｉ2層１２形成領域における
ソース・ドレイン領域１０上のＴｉＳｉ2層１２の面積
が従来の様に減少することはない。また、通常のサリサ
イド技術によりシリコン上にＴｉＳｉ2層１２を形成し
た後、選択的にＴｉＳｉ2層１２の一部をＴｉｘＮｙＳ
ｉｚ（またはＴｉｘＯｙＳｉｚ）ミキシング層１９に変
成させるため、ＴｉＳｉ2層１２形成までをマスタ工程
で処理でき、その後ＴｉｘＮｙＳｉｚ（またはＴｉｘＯ
ｙＳｉｚ）ミキシング層１９形成領域の領域決定を行え
ば良い。このため、マスタ工程以降の工程数が減少し製
造の効率が向上する。
【００５３】なお、Ｎイオン（またはＯイオン）注入後
の熱処理は、層間絶縁膜形成時のリフロー等と兼ねて行
っても良い。
【００５４】実施例４．次に、この発明の実施例４によ
る半導体装置の製造方法を図４に基づいて以下に示す。
まず、図１０〜図１６で示した従来のものと同様の方法
で、ゲート電極５形成後、Ｎ-型ＬＤＤ領域７を形成
し、全面にＴＥＯＳ膜８を堆積後全面エッチバックして
Ｎ+型ソース・ドレイン領域１０を形成する。次に、ゲ
ート電極５上およびソース・ドレイン領域１０上に、シ
リコンのエピタキシャル層を選択成長させエピタキシャ
ル層としてのエピ選択成長層２２を形成する（図４
（ａ））。次に、全面にホトレジスト膜１７を形成し、
ホトリソグラフィ技術によりパターン化する。このホト
レジストパターン１７をマスクにして、基板１上からイ
オン注入法により、Ｎイオン（またはＯイオン）を注入
する、これによりＮＭＯＳトランジスタＡ領域のエピ選
択成長層２２にＮイオン（またはＯイオン）が注入さ
れ、Ｎイオン（またはＯイオン）注入エピ選択成長層２
３が形成される（図４（ｂ））。
【００５５】次に、ホトレジスト膜１７を除去した後、
前工程のイオン注入による損傷の修復および拡散のため
に、必要であれば基板１にランプアニール等の熱処理を
施す。その後、上記実施例１と同様の方法で、Ｔｉ層１
１を形成した後（図４（ｃ））、熱処理によりシリサイ
ド化し、未反応のＴｉ層１１を除去する。これにより、
ＮＭＯＳトランジスタＡ領域では、Ｎイオン（またはＯ
イオン）注入エピ選択成長層２３上のＴｉ層１１がＴｉ
ｘＮｙＳｉｚ（またはＴｉｘＯｙＳｉｚ）ミキシング層
１９に変成され、ＮＭＯＳトランジスタＢ領域では、エ
ピ選択成長層２２上のＴｉ層１１がＴｉＳｉ2層１２に
変成される（図４（ｄ））。この後、上記実施例１と同
様の処理を施して半導体装置は完成する。
【００５６】上記実施例４では、ソース・ドレイン領域
１０形成後、エピ選択成長層２２を形成し、そのシリコ
ンを用いて、更に上層に形成されたＴｉ層１１をシリサ
イド化する。このため、シリサイド層１２、１９はエピ
選択成長層２２の厚みの分だけ高い位置に形成される。
このため予めソース・ドレイン領域１０を浅く形成で
き、接合容量を低減できる。
【００５７】なお、上記実施例４では、エピ選択成長層
２２にＮイオン（またはＯイオン）を注入したが、上記
実施例２または上記実施例３で示した様に、Ｔｉ層１１
形成後、あるいはＴｉＳｉ2層１２形成後にＮイオン
（またはＯイオン）の注入を行っても良い。
【００５８】また、上記実施例１〜４では、金属層とし
てＴｉ層１１を用いてシリサイド化させているが、Ｗ、
Ｎｉ、Ｃｏ等、他の高融点金属または準貴金属でシリサ
イド化が可能なものであれば良い。
【００５９】実施例５．次に、この発明の実施例５によ
る半導体装置の製造方法を図５に基づいて以下に示す。
上記実施例２と同様にＴｉ層１１の形成までを行った
後、Ｔｉ層１１上の全面に保護膜としてのＳｉ3Ｎ4層２
４を堆積する（図５（ａ））。次に、全面にホトレジス
ト膜１７を形成し、ホトリソグラフィ技術によりパター
ン化する。このホトレジストパターン１７をマスクにし
て、基板１上からイオン注入法によりＮイオン（または
Ｏイオン）をＳｉ3Ｎ4層２４を介してＴｉ層１１に注入
し、Ｎイオン（またはＯイオン）注入Ｔｉ層２０が形成
される（図５（ｂ））。
【００６０】次に、ホトレジスト膜１７をアッシャー等
により除去し、更にホトレジスト膜１７の残渣をＨ2Ｓ
Ｏ4／Ｈ2Ｏ2を用いて除去する（図５（ｃ））。次に、
Ｈ3ＰＯ4等を用いてＳｉ3Ｎ4層２４を除去した後、上記
実施例２と同様に、基板１にランプアニール等の熱処理
を施した後、未反応のＴｉ層１１、２０をＨ2ＳＯ4／Ｈ
2Ｏ2等の溶液を用いて除去する（図５（ｄ））。
【００６１】上記実施例５は、上記実施例２におけるＮ
イオン（またはＯイオン）の注入マスクとなるホトレジ
スト膜１７形成前にＴｉ層１１上の全面にＳｉ3Ｎ4層２
４を形成し、ホトレジスト膜１７除去後にＳｉ3Ｎ4層２
４を除去したものである。ところで、ホトレジスト膜の
除去はアッシャー等で行った後、残渣をウェット処理に
より除去する方法が一般的であるが、ホトレジスト膜の
種類により、残渣除去する際、上記実施例５に示す様に
Ｈ2ＳＯ4／Ｈ2Ｏ2を用いる。このＨ2ＳＯ4／Ｈ2Ｏ2は未
反応のＴｉ層１１、２０除去にも用いる溶液であり、Ｔ
ｉ層１１を侵すものである。上記実施例５では、Ｔｉ層
１１上の全面にＳｉ3Ｎ4層２４を形成するため、ホトレ
ジスト膜１７除去時に、Ｔｉ層１１、２０がＨ2ＳＯ4／
Ｈ2Ｏ2に晒されることがなくＴｉ層１１、２０の侵食が
防止できる。このためホトレジスト膜１７除去にＨ2Ｓ
Ｏ4／Ｈ2Ｏ2を用いる場合でも、信頼性良くＴｉのシリ
サイド層１２、１９を形成することができる。
【００６２】なお、保護膜としては、Ｈ2ＳＯ4／Ｈ2Ｏ2
に対して耐性を有し、形成および除去が容易である他の
材料を用いても良い。
【００６３】実施例６．次に、この発明の実施例６によ
る半導体装置の構造および製造方法を図６に基づいて以
下に示す。まず、図１０〜図１６で示した従来のものと
同様の方法で、ゲート電極５形成後、Ｎ-型ＬＤＤ領域
７を形成し、全面にＴＥＯＳ膜８を堆積後、全面エッチ
バックしてＮ+型ソース・ドレイン領域１０を形成す
る。次に、全面にＴｉ層１１を例えばスパッタ法により
堆積した後、さらにその上の全面にＳｉ3Ｎ4層２４を堆
積する（図６（ａ））。次に、全面にホトレジスト膜１
７を形成し、ホトリソグラフィー技術によりパターン化
する。このホトレジストパターン１７をマスクにして、
下地のＳｉ3Ｎ4層２４をエッチング除去しＮＭＯＳトラ
ンジスタＢ領域にのみＳｉ3Ｎ4層２４ａを残存させる
（図６（ｂ））。
【００６４】次に、ホトレジスト膜１７をアッシャー等
により除去し、更にホトレジスト膜１７の残渣をＨ2Ｓ
Ｏ4／Ｈ2Ｏ2を用いて除去する。続いてＳｉ3Ｎ4層２４
ａをマスクにして下地のＴｉ層１１をエッチング除去
し、ＮＭＯＳトランジスタＢ領域にのみＴｉ層１１ａを
残存させる（図６（ｃ））。次に、Ｈ3ＰＯ4を用いてＳ
ｉ3Ｎ4層２４ａを除去した後（図６（ｄ））、基板１に
ランプアニール等の熱処理を施してシリコン上のＴｉ層
１１ａをＴｉＳｉ2層１２に変成させ、その後未反応の
Ｔｉ層１１ａをＨ2ＳＯ4／Ｈ2Ｏ2等の溶液を用いて除去
する（図６（ｅ））。この後、上記実施例１と同様の処
理を施して半導体装置は完成する。
【００６５】上記実施例６では、ＮＭＯＳトランジスタ
Ｂ領域にのみ低抵抗シリサイド層としてのＴｉＳｉ2層
１２を形成し、ＮＭＯＳトランジスタＡ領域にはシリサ
イド層は形成しない。また、従来の様にＴｉＳｉ2層１
２形成領域と非形成領域とで、ソース・ドレイン領域１
０の不純物分布が異なることなく、ＴｉＳｉ2層１２形
成領域においてソース・ドレイン領域１０上のＴｉＳｉ
2層１２の面積が減少することもない。さらに、ホトレ
ジスト膜１７除去時に、後工程で残存させるＴｉ層１１
ａ上にはＳｉ3Ｎ4層２４ａが覆われているため、Ｔｉ層
１１ａがＨ2ＳＯ4／Ｈ2Ｏ2に晒されることなく侵食が防
止できる。
【００６６】なお、この場合も上記実施例４と同様にＳ
ｉ3Ｎ4層２４はＨ2ＳＯ4／Ｈ2Ｏ2に対して耐性のある他
の材料であっても良い。
【００６７】また、ホトレジスト膜１７の種類によりそ
の除去にＨ2ＳＯ4／Ｈ2Ｏ2を用いない場合、あるいはＴ
ｉ層１１以外のＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有する金属層
を用いる場合は、Ｓｉ3Ｎ4層２４を用いる必要はなくレ
ジストマスク１７を用いて直接金属層をエッチングでき
る。
【００６８】また、上記実施例１〜６では、ＮＭＯＳト
ランジスタについて述べているが、ＰＭＯＳトランジス
タでも良いことは明らかであり、しかも、ホトレジスト
マスク１７で決定される低抵抗なＴｉＳｉ2層１２形成
領域と高抵抗なＴｉＳｉ2層１２非形成領域（またはＴ
ｉｘＮｙＳｉｚミキシング層１９形成領域）は、トラン
ジスタ毎に決められるだけでなく、任意に設定可能であ
り、例えば１つのゲート電極５パターンやソース領域１
０（またはドレイン領域）の拡散層の中でＴｉＳｉ2層
１２形成領域と非形成領域（またＴｉｘＮｙＳｉｚミキ
シング層１９形成領域）に分けても良い。
【００６９】実施例７．次に、上述した様な低抵抗シリ
サイド層の形成領域と非形成領域（または高抵抗シリサ
イド層の形成領域）とを選択的に設けた半導体装置を入
出力保護回路に適用した例を示す。図７はこの発明の実
施例７による半導体装置を入出力ドライバについて示し
たもので、図７（ａ）は等価回路図、図７（ｂ）は図７
（ａ）の出力ドライバにおけるレイアウトパターン図で
ある。図において、２５はＰＭＯＳトランジスタ、２６
はＮＭＯＳトランジスタ、２７ａ〜ｄは配線層としての
金属配線層、２８は導電層となるゲート電極、２９ａ〜
ｃはＰＭＯＳトランジスタ２５の導電層となるソース・
ドレイン領域、３０ａ〜ｃはＮＭＯＳトランジスタの導
電層となるソース・ドレイン領域、３１ａ〜ｄはコンタ
クトホールで３１ａは外部ＰＡＤへの接続の為のコンタ
クトホールＡ、３１ｂは入力ドライバのゲート電極２８
への接続の為のコンタクトホールＢ、３１ｃはＧＮＤへ
の接続の為のコンタクトホール、３１ｄはＶＤＤへの接
続の為のコンタクトホール、３２はゲート電極２８上お
よびソース・ドレイン領域２９、３０上のＴｉＳｉ
2層、３３は外部ＰＡＤと接続されるドレイン領域２９
ａ、３０ａ上に形成された高抵抗シリサイド層としての
ＴｉｘＮｙＳｉｚミキシング層である。
【００７０】図７（ａ）における等価回路図を簡単に説
明すると、入力ＡがＬ、入力ＢがＨの時に出力ドライ
バ、その逆の時に入力ドライバとなる。図７（ｂ）に示
す様に、外部ＰＡＤに接続される金属配線層２７ａのコ
ンタクトホールＡ３１ａをＰＭＯＳトランジスタ２５お
よびＮＭＯＳトランジスタ２６のドレイン領域２９ａ、
３０ａに形成し、それを囲む様にＴｉｘＮｙＳｉｚミキ
シング層３３を環状に形成する。また入力ドライバに接
続される金属配線層２７ｂのコンタクトホールＢ３１ｂ
もＰＭＯＳトランジスタ２５のドレイン領域２９ａに形
成し、外部ＰＡＤへの接続の為のコンタクトホールＡ３
１ａよりもゲート電極２８から離れた位置に配設する。
また、ソース・ドレイン領域２９、３０に形成されるコ
ンタクトホール３１部にはＴｉＳｉ2層３２が形成され
る。その他、ソース・ドレイン領域２９、３０上および
ゲート電極２８上で、ＴｉｘＮｙＳｉｚミキシング層３
３を形成しない領域には、ＴｉＳｉ2層３２を形成する
ものである。
【００７１】この様に、コンタクトホール３１を低抵抗
なＴｉＳｉ2層３２上に形成する事によりコンタクト抵
抗を低減させる。また外部ＰＡＤへの接続のためのコン
タクトホールＡ３１ａを囲む様にドレイン領域２９ａ、
３０ａ上に高抵抗なＴｉｘＮｙＳｉｚミキシング層３３
を形成することにより、外部ＰＡＤから入力されるサー
ジが、接合破壊を起こし易いドレイン領域２９ａ、３０
ａのコーナーあるいは入力ドライバに接続される金属配
線層２７ｂに到達するまでの間に、必ず高抵抗なＴｉｘ
ＮｙＳｉｚミキシング層３３が存在することになり、上
記サージをドレイン領域２９ａ、３０ａ底面のダイオー
ドから有効に逃がすことができる。これによりサージに
よる接合破壊が防止され、またサージに対する入力保護
機能も向上する。また、外部ＰＡＤへの接続の為のコン
タクトホールＡ３１ａを、入力ドライバへの接続のため
のコンタクトホールＢ３１ｂよりも同一ドレイン領域２
９ａ内でゲート電極２８に近い位置に形成するため、出
力信号の遅延を低減できる。
【００７２】実施例８．次に上記実施例７で示した等価
回路を別のレイアウトで実現したものを図８に基づいて
以下に示す。この実施例では、図に示す様に、入力ドラ
イバに接続される金属配線層２７ｂと外部ＰＡＤに接続
される金属配線層２７ａとを連結させ、金属配線層２７
ｂとコンタクトホール３１ｅで接続される入力ドライバ
のゲート電極２８ａ上にＴｉｘＮｙＳｉｚミキシング層
３３を形成したものである。ゲート電極２８ａ上の高抵
抗なＴｉｘＮｙＳｉｚミキシング層３３とドレイン領域
２９ａ、３０ａ上の高抵抗なＴｉｘＮｙＳｉｚミキシン
グ層３３とにより外部ＰＡＤから入力されるサージは挟
まれる様な状態となり、上記サージを、外部ＰＡＤへの
接続のためのコンタクトホールＡ３１ａ部におけるドレ
イン領域２９ａ、３０ａ底のダイオードから逃がすこと
ができる。
【００７３】このため、上記実施例７と同様な効果を有
するとともに、外部ＰＡＤに接続される金属配線層２７
ａと入力ドライバに接続される金属配線層２７ｂとを連
結させたため、ドレイン領域２９ａ内のコンタクトホー
ルＡ３１ａとコンタクトホールＢ３１ｂは共通となり、
ドレイン領域２９ａの面積が低減でき、接合容量が削減
できる。
【００７４】なお、上記実施例７、８では、高抵抗なＴ
ｉｘＮｙＳｉｚミキシング層３３と低抵抗なＴｉＳｉ2
層３２とを用いたが、上記実施例６で示した様に、Ｔｉ
ｘＮｙＳｉｚミキシング層３３を形成する代わりに、ゲ
ート電極２８上またはソース・ドレイン領域２９、３０
上にシリサイド層を形成しない事により高抵抗にしても
良く、またＴｉ以外の他の金属のシリサイド層を用いて
も良い。
【００７５】実施例９．次に、上記実施例７の変形例を
図９に基づいて以下に示す。図に示す様に上記実施例７
と同様に、外部ＰＡＤへの接続のためのコンタクトホー
ルＡ３１ａを囲む様にドレイン領域２９ａ、３０ａ上に
ＴｉｘＮｙＳｉｚミキシング層３３を形成するが、フィ
ールド絶縁膜３４との境界部近傍としてのフィールドエ
ッジ部分近傍３５にはＴｉｘＮｙＳｉｚミキシング層３
３を形成しない。フィールドエッジ部分近傍３５は、分
離用フィールド絶縁膜３４形成時のバーズビークにより
薄い酸化膜が形成されている。このためＴｉｘＮｙＳｉ
ｚミキシング層３３形成のためのＮイオン（またはＯイ
オン）注入によってフィールドエッジ部分近傍３５に損
傷を与えるとリーク電流の原因となる。すなわち、上記
実施例９ではフィールドエッジ部分近傍３５にＴｉｘＮ
ｙＳｉｚミキシング層３３を形成しない様にしたため、
フィールドエッジ部分近傍３５からのリーク電流が低減
できる。
【００７６】
【発明の効果】この発明によると、サリサイド技術によ
り形成されたシリサイド層の一部をＮイオンあるいはＯ
イオンが導入された高抵抗シリサイド層で構成したた
め、回路設計上の自由度が向上し、信頼性の高い半導体
装置が得られる。
【００７７】また、この発明によると、ゲート電極およ
びソース・ドレイン領域形成後に、サリサイド工程と、
レジストマスクを用いて所定領域にＮイオンまたはＯイ
オンを注入する工程とを行うため、Ｎイオン（またはＯ
イオン）注入領域では高抵抗シリサイド層が、それ以外
の領域では低抵抗シリサイド層が形成され、上記の様な
効果を有する半導体装置が容易に製造できる。また、Ｎ
イオン（またはＯイオン）注入領域とそれ以外の領域
で、ソース・ドレイン領域の不純物分布が異なることは
なく、さらに低抵抗シリサイド層の面積が、余分なサイ
ドウォールの為に減少して抵抗を増大させることもな
く、高速でさらに信頼性の高い半導体装置が得られる。
【００７８】また、この発明によると、Ｎイオンまたは
Ｏイオンを注入後、金属層を堆積するため、金属原子が
ＰＮ接合近辺にまで深く達することはなく、接合リーク
等が防止され半導体装置の信頼性が向上する。
【００７９】また、この発明によると、金属層を堆積
後、ＮイオンまたはＯイオンを注入するため、Ｎイオン
（またはＯイオン）が半導体基板に深く拡散して素子の
ホットキャリア耐性を変動させるのを防止し、半導体装
置の信頼性が向上する。
【００８０】また、この発明によると、金属層をサリサ
イド技術によりシリサイド化させた後、Ｎイオンまたは
Ｏイオンを注入するため、マスク工程以降の工程数が減
少して製造の効率が減少する。
【００８１】また、この発明によると、エピタキシャル
層をゲート電極上およびソース・ドレイン領域上に選択
成長させたため、ソース・ドレイン領域を半導体基板に
予め浅く形成しておくことができ、接合容量が低減でき
る。
【００８２】また、この発明によると、金属層にＴｉ層
を用い、Ｔｉ層上にＨ2ＳＯ4／Ｈ2O2に耐性を有する保
護膜を形成するため、レジストマスクの残渣除去の際に
Ｈ2ＳＯ4／Ｈ2Ｏ2にＴｉ層が晒されることなく、Ｔｉ層
が侵されるのが防止できる。このためレジストマスク除
去にＨ2ＳＯ4／Ｈ2Ｏ2を用いる場合でも、Ｔｉのシリサ
イド層を信頼性良く形成できる。
【００８３】また、この発明によると、ゲート電極およ
びソース・ドレイン領域形成後に金属層を所定領域に選
択的に形成した後シリサイド化させて、ゲート電極上お
よびソース・ドレイン領域上に低抵抗シリサイド層の形
成領域と非形成領域を設けるため、回路設計上の自由度
が向上し、信頼性の高い半導体装置が容易に得られる。
また、低抵抗シリサイド層の形成領域と非形成領域と
で、ソース・ドレイン領域の不純物分布が異なることな
く、さらに、低抵抗シリサイド層の面積が、余分なサイ
ドウォールの為に減少して抵抗を増大させることもな
く、高速でさらに信頼性の高い半導体装置が得られる。
【００８４】また、この発明によると、金属層にＴｉ層
を用い、Ｔｉ層上にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を有する保
護膜を形成し、この保護膜をレジストマスクを用いてパ
ターニングし残存した保護膜をマスクとしてＴｉ層をエ
ッチングする。このためレジストマスク除去時に後工程
で残存させるＴｉ層は保護膜で覆われているためＨ2Ｓ
Ｏ4／Ｈ2Ｏ2に晒されて侵されることがない。この様
に、レジストマスク除去にＨ2ＳＯ4／Ｈ2Ｏ2を用いる場
合でも、Ｔｉ層の侵食を防止して低抵抗シリサイド層を
信頼性良く形成できる。
【００８５】また、この発明によると、保護膜としてＳ
ｉ3Ｎ4層を用いるため上述した様な保護膜による効果を
確実に容易に実現できる。
【００８６】また、この発明によると、外部パッドに接
続される導電層上に、コンタクトホール部を囲んで環状
に高抵抗領域を形成したため、外部パッドから入力され
るサージが接合破壊を起こし易いソース・ドレイン領域
（導電層）のコーナーや内部回路に到達して悪影響を与
えるのが防止できる。このためサージによる接合破壊が
防止され、サージに対する入力保護機能の向上した信頼
性の高い半導体装置が得られる。
【００８７】また、この発明によると、出力ドライバの
ソース・ドレイン領域上で、外部パッドへの接続の為の
コンタクトホールＡ部と、入力ドライバのゲート電極へ
の接続の為のコンタクトホールＢ部と、の間および周囲
に高抵抗領域を形成し、しかもコンタクトホールＡをコ
ンタクトホールＢに対してゲート電極側に配設したため
外部パッドから入力されたサージが、ソース・ドレイン
領域のコーナー、および入力ドライバのゲート電極に到
達するのが防止され、サージによる接合破壊が防止さ
れ、サージに対する入力保護機能が向上し、しかも出力
信号の遅延が低減された、高速で信頼性の高い半導体装
置が得られる。
【００８８】また、この発明によると、連結した配線層
で、外部パッド、出力ドライバのソース・ドレイン領
域、および入力ドライバのゲート電極が順次接続され、
出力ドライバのソース・ドレイン領域上のコンタクトホ
ール部周囲と、配線層と接続する入力ドライバのゲート
電極上とに高抵抗領域を形成したため、サージによる接
合破壊が防止され、サージに対する入力保護機能が向上
し、しかもソース・ドレイン領域の面積低減により接合
容量の低減した、高速で信頼性の高い半導体装置が得ら
れる。
【００８９】また、この発明によると、ソース・ドレイ
ン領域上で、フィールド絶縁膜との境界部近傍には高抵
抗シリサイド層を形成しないため、フィールド絶縁膜と
の境界部近傍において、ＮイオンまたはＯイオンの注入
による損傷が防止でき、接合リーク等の劣化が防止さ
れ、さらに信頼性が向上する。
【図面の簡単な説明】
【図１】 この発明の実施例１による半導体装置の構造
および製造方法を示す断面図である。
【図２】 この発明の実施例２による半導体装置の製造
方法を示す断面図である。
【図３】 この発明の実施例３による半導体装置の製造
方法を示す断面図である。
【図４】 この発明の実施例４による半導体装置の製造
方法を示す断面図である。
【図５】 この発明の実施例５による半導体装置の製造
方法を示す断面図である。
【図６】 この発明の実施例６による半導体装置の構造
および製造方法を示す断面図である。
【図７】 この発明の実施例７による半導体装置の等価
回路図およびレイアウトパターン図である。
【図８】 この発明の実施例８による半導体装置のレイ
アウトパターン図である。
【図９】 この発明の実施例９による半導体装置のレイ
アウトパターン図である。
【図１０】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１１】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１２】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１３】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１４】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１５】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１６】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１７】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図１９】 従来の半導体装置の問題点を説明する断面
図である。
【図２０】 従来の半導体装置の製造方法を示す断面図
である。
【図２１】 従来の半導体装置の製造方法を示す断面図
である。
【符号の説明】
１ 半導体基板、５ 導電層となるゲート電極、７ Ｌ
ＤＤ領域、９ サイドウォール、１０ 導電層となるソ
ース・ドレイン領域、１１，１１ａ 金属層としてのＴ
ｉ層、１２ 低抵抗シリサイド層としてのＴｉＳｉ
2層、１７ レジストマスクとなるホトレジスト膜、１
９ 高抵抗シリサイド層としてのＴｉｘＮｙＳｉｚミキ
シング層、２２ エピタキシャル層としてのエピ選択成
長層、２４，２４ａ 保護膜としてのＳｉ3Ｎ4層、２７
ａ〜ｄ 配線層としての金属配線層、２８，２８ａ 導
電層となるゲート電極、２９ａ〜ｃ 導電層としてのソ
ース・ドレイン領域、３０ａ〜ｃ 導電層となるソース
・ドレイン領域、３１ａ コンタクトホールＡ、３１ｂ
コンタクトホールＢ、３３ 高抵抗シリサイド層とし
てのＴｉｘＮｙＳｉｚミキシング層、３４ フィールド
絶縁膜、３５ 境界部近傍としてのフィールドエッジ部
分近傍。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、シリコンから成る導電
    層と、この導電層上にサリサイド技術により形成された
    シリサイド層とを有し、上記シリサイド層の一部を、Ｎ
    イオンあるいはＯイオンが導入された高抵抗シリサイド
    層で構成したことを特徴とする半導体装置。
  2. 【請求項２】 単結晶シリコンから成る半導体基板に、
    ポリシリコンから成る導電層となるゲート電極を形成
    し、イオン注入によりＬＤＤ領域を形成後、上記ゲート
    電極側壁にサイドウォールを形成し、その後イオン注入
    により導電層となるソース・ドレイン領域を形成する工
    程と、その後、レジストマスクを用いて所定の領域にＮ
    イオンまたはＯイオンを注入する工程と、上記半導体基
    板上の全面に金属層を堆積する工程と、上記半導体基板
    に熱処理を施すことにより上記ゲート電極上および上記
    ソース・ドレイン領域上の上記金属層を自己整合的にシ
    リサイド化し、その後未反応の上記金属層を除去する工
    程と、を有することを特徴とする請求項１記載の半導体
    装置の製造方法。
  3. 【請求項３】 ゲート電極およびソース・ドレイン領域
    を形成後、ＮイオンまたはＯイオンを所定の領域に注入
    し、その後全面に金属層を堆積して、熱処理により自己
    整合的にシリサイド化することにより、Ｎイオン注入領
    域またはＯイオン注入領域の上記ゲート電極上および上
    記ソース・ドレイン領域上に高抵抗シリサイド層を、上
    記注入領域以外の上記ゲート電極上および上記ソース・
    ドレイン領域上に低抵抗シリサイド層を形成することを
    特徴とする請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 ゲート電極およびソース・ドレイン領域
    を形成後、全面に金属層を堆積した後、Ｎイオンまたは
    Ｏイオンを所定の領域に注入し、その後熱処理により上
    記金属層を自己整合的にシリサイド化することにより、
    Ｎイオン注入領域またはＯイオン注入領域の上記ゲート
    電極上および上記ソース・ドレイン領域上に高抵抗シリ
    サイド層を、上記注入領域以外の上記ゲート電極上およ
    び上記ソース・ドレイン領域上に低抵抗シリサイド層を
    形成することを特徴とする請求項２記載の半導体装置の
    製造方法。
  5. 【請求項５】 ゲート電極およびソース・ドレイン領域
    を形成後、全面に金属層を堆積して熱処理により自己整
    合的にシリサイド化し、その後ＮイオンまたはＯイオン
    を所定の領域に注入することにより、Ｎイオン注入領域
    またはＯイオン注入領域の上記ゲート電極上および上記
    ソース・ドレイン領域上に高抵抗シリサイド層を、上記
    注入領域以外の上記ゲート電極上および上記ソース・ド
    レイン領域上に低抵抗シリサイド層を形成することを特
    徴とする請求項２記載の半導体装置の製造方法。
  6. 【請求項６】 ゲート電極およびソース・ドレイン領域
    を形成後、上記ゲート電極上および上記ソース・ドレイ
    ン領域上にエピタキシャル層を選択成長させ、その後Ｎ
    イオンまたはＯイオンの注入および金属層の堆積を行う
    ことを特徴とする請求項３〜５のいずれかに記載の半導
    体装置の製造方法。
  7. 【請求項７】 半導体基板上の全面に金属層としてＴｉ
    層を堆積し、その上の全面にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を
    有する保護膜を形成し、次いでレジストマスクを用いて
    所定の領域にＮイオンまたはＯイオンを注入し、その後
    上記レジストマスク除去後、Ｈ2ＳＯ4／Ｈ2Ｏ2を用いて
    上記レジストマスクの残渣除去を行い、次いで上記保護
    膜を除去することを特徴とする請求項４記載の半導体装
    置の製造方法。
  8. 【請求項８】 単結晶シリコンから成る半導体基板に、
    ポリシリコンから成るゲート電極を形成し、イオン注入
    によりＬＤＤ領域を形成後、上記ゲート電極側壁にサイ
    ドウォールを形成し、その後イオン注入によりソース・
    ドレイン領域を形成する工程と、その後、上記半導体基
    板上の所定領域に選択的に金属層を形成する工程と、上
    記半導体基板に熱処理を施すことにより上記ゲート電極
    上および上記ソース・ドレイン領域上の上記金属層を自
    己整合的にシリサイド化し、その後未反応の上記金属層
    を除去する工程と、を有し、上記ゲート電極上および上
    記ソース・ドレイン領域上に、低抵抗シリサイド層の形
    成領域と非形成領域とを設けることを特徴とする半導体
    装置の製造方法。
  9. 【請求項９】 半導体基板上の全面に金属層としてＴｉ
    層を堆積し、その上の全面にＨ2ＳＯ4／Ｈ2Ｏ2に耐性を
    有する保護膜を形成し、次いで、レジストマスクを用い
    て上記保護膜をエッチング除去して所定領域に残存さ
    せ、次いで上記レジストマスク除去後、Ｈ2ＳＯ4／Ｈ2
    Ｏ2を用いて上記レジストマスクの残渣除去を行い、次
    いで、上記保護膜をマスクにして下地の上記Ｔｉ層をエ
    ッチング除去した後、上記保護膜を除去することによっ
    て上記半導体基板上の所定領域に選択的に金属層を形成
    することを特徴とする請求項８記載の半導体装置の製造
    方法。
  10. 【請求項１０】 保護膜としてＳｉ3Ｎ4層を用いること
    を特徴とする請求項７または９記載の半導体装置の製造
    方法。
  11. 【請求項１１】 半導体基板上に、シリコンから成る導
    電層と、この導電層上にサリサイド技術により形成され
    たシリサイド層とを有し、外部パッドに接続される上記
    導電層上に、上記外部パッドへの接続の為のコンタクト
    ホール部を囲んで環状に、ＮイオンあるいはＯイオンが
    導入された高抵抗シリサイド層を形成するか、あるいは
    シリサイド層を形成しないことにより、高抵抗領域を形
    成したことを特徴とする半導体装置。
  12. 【請求項１２】 半導体基板上のゲート電極上およびソ
    ース・ドレイン領域上にサリサイド技術により形成され
    たシリサイド層を有する半導体装置において、外部パッ
    ドと入力ドライバの上記ゲート電極との双方にそれぞれ
    接続される出力ドライバの上記ソース・ドレイン領域上
    で、上記外部パッドへの接続の為のコンタクトホールＡ
    が、上記入力ドライバの上記ゲート電極への接続の為の
    コンタクトホールＢに対して、上記出力ドライバの上記
    ゲート電極側に配設され、上記コンタクトホールＡ部を
    上記コンタクトホールＢ部との間および周囲に、Ｎイオ
    ンあるいはＯイオンが導入された高抵抗シリサイド層を
    形成するか、あるいはシリサイド層を形成しないことに
    より、高抵抗領域を形成したことを特徴とする半導体装
    置。
  13. 【請求項１３】 半導体基板上のゲート電極上およびソ
    ース・ドレイン領域上にサリサイド技術により形成され
    たシリサイド層を有する半導体装置において、外部パッ
    ド、出力ドライバの上記ソース・ドレイン領域および入
    力ドライバの上記ゲート電極が、連結した配線層で順次
    接続され、上記出力ドライバの上記ソース・ドレイン領
    域上における上記配線層のコンタクトホール部の周囲
    と、上記配線層と接続する上記入力ドライバの上記ゲー
    ト電極上とに、ＮイオンあるいはＯイオンが導入された
    高抵抗シリサイド層を形成するか、あるいはシリサイド
    層を形成しないことにより、高抵抗領域を形成したこと
    を特徴とする半導体装置。
  14. 【請求項１４】 請求項１２または１３に係る半導体装
    置であって、ＮイオンあるいはＯイオンが導入された高
    抵抗シリサイド層が形成される場合において、上記高抵
    抗シリサイド層をソース・ドレイン領域とフィールド絶
    縁膜との境界部近傍には形成しないことを特徴とする半
    導体装置。
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