JPH09321304A - Ｍｏｓ素子を含む半導体装置およびその製造方法 - Google Patents
Ｍｏｓ素子を含む半導体装置およびその製造方法Info
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- JPH09321304A JPH09321304A JP9041522A JP4152297A JPH09321304A JP H09321304 A JPH09321304 A JP H09321304A JP 9041522 A JP9041522 A JP 9041522A JP 4152297 A JP4152297 A JP 4152297A JP H09321304 A JPH09321304 A JP H09321304A
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート電極とソース／ドレイン領域に金属シ
リサイド層が形成されたＭＯＳ構造で、製造工程数が増
加せず低抵抗金属シリサイド層が得られ、接合リーク電
流が抑制される半導体装置とその製造方法を提供する。 【解決手段】 シリコン基板１０１中にＰ型ウエル拡散
層１０２、基板上に素子分離領域１０３を形成し、また
絶縁膜１０４を介してシリコンを含む導電層からなるゲ
ート電極１０５、及びその両側に側壁スペーサ１０６を
形成する。次にウエル拡散層１０２中にＮ型不純物を拡
散させ、ソース／ドレイン領域１０７ａ、１０７ｂを形
成する。前記導電層１０４及び不純物拡散層１０７の表
面にドーパントとして機能しないＡｒやＫｒ原子をイオ
ン注入して該表面を非晶質化する。次に前記表面にＴ
ｉ、Ｎｉ等の高融点金属層１０９をスパッタ法で形成
後、熱処理により前記金属層をシリサイド化して所望の
半導体装置が得られる。
リサイド層が形成されたＭＯＳ構造で、製造工程数が増
加せず低抵抗金属シリサイド層が得られ、接合リーク電
流が抑制される半導体装置とその製造方法を提供する。 【解決手段】 シリコン基板１０１中にＰ型ウエル拡散
層１０２、基板上に素子分離領域１０３を形成し、また
絶縁膜１０４を介してシリコンを含む導電層からなるゲ
ート電極１０５、及びその両側に側壁スペーサ１０６を
形成する。次にウエル拡散層１０２中にＮ型不純物を拡
散させ、ソース／ドレイン領域１０７ａ、１０７ｂを形
成する。前記導電層１０４及び不純物拡散層１０７の表
面にドーパントとして機能しないＡｒやＫｒ原子をイオ
ン注入して該表面を非晶質化する。次に前記表面にＴ
ｉ、Ｎｉ等の高融点金属層１０９をスパッタ法で形成
後、熱処理により前記金属層をシリサイド化して所望の
半導体装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、サリサイド技術に
よって形成されたＭＯＳ素子、すなわちゲート電極およ
びソース／ドレイン領域の表面が金属シリサイド層によ
って構成されたＭＯＳ素子を含む半導体装置およびその
製造方法に関する。
よって形成されたＭＯＳ素子、すなわちゲート電極およ
びソース／ドレイン領域の表面が金属シリサイド層によ
って構成されたＭＯＳ素子を含む半導体装置およびその
製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
半導体集積回路の更なる高集積化，高性能化をねらい、
デバイスの素子寸法は微細化の一途を辿っている。その
ため、微細化に伴いＭＯＳトランジスタのソース／ドレ
イン領域（ソース領域あるいはドレイン領域）を構成す
る不純物拡散層の幅も狭くなり、またその深さも浅くせ
ざるを得ない状況となっている。しかしながら、ソース
／ドレイン領域の深さが浅くなるに従い、不純物拡散層
のシート抵抗は上昇し、トランジスタのチャネル抵抗に
対し無視できなくなり、その結果、遅延などの点で半導
体集積回路の性能を低下させることになる。
半導体集積回路の更なる高集積化，高性能化をねらい、
デバイスの素子寸法は微細化の一途を辿っている。その
ため、微細化に伴いＭＯＳトランジスタのソース／ドレ
イン領域（ソース領域あるいはドレイン領域）を構成す
る不純物拡散層の幅も狭くなり、またその深さも浅くせ
ざるを得ない状況となっている。しかしながら、ソース
／ドレイン領域の深さが浅くなるに従い、不純物拡散層
のシート抵抗は上昇し、トランジスタのチャネル抵抗に
対し無視できなくなり、その結果、遅延などの点で半導
体集積回路の性能を低下させることになる。
【０００３】そのような問題に対して、たとえば文献； 電気通信学会 編：ＬＳＩハンドブック、オーム社 p4
01 にあるように、ソース／ドレイン領域と多結晶シリコン
からなるゲート電極の表面をセルフアライメントでシリ
サイド化する、サリサイド(salicide:self-aligned-sil
icide)技術が有用である。サリサイド技術を用いること
によって、微細化に伴って要求される、ソース／ドレイ
ン領域の低抵抗化をはかることが可能となる。
01 にあるように、ソース／ドレイン領域と多結晶シリコン
からなるゲート電極の表面をセルフアライメントでシリ
サイド化する、サリサイド(salicide:self-aligned-sil
icide)技術が有用である。サリサイド技術を用いること
によって、微細化に伴って要求される、ソース／ドレイ
ン領域の低抵抗化をはかることが可能となる。
【０００４】しかしながら、文献； （１）Robert Beyers et. al. J.Appl. Phys. 61 (11),
1987. （２）Minoru Takahashi et.al. Ext. Abs. 1993 SSDM,
p458 等に開示されているように、ゲート電極およびソース／
ドレイン領域に存在する高濃度不純物、特にＮチャネル
ＭＯＳトランジスタに用いられるヒ素のために、あるい
はソース／ドレイン領域およびゲート電極の幅が細くな
るといった微細化のために、シリサイド化反応が抑制さ
れ、シート抵抗が上昇してしまうことが知られている。
1987. （２）Minoru Takahashi et.al. Ext. Abs. 1993 SSDM,
p458 等に開示されているように、ゲート電極およびソース／
ドレイン領域に存在する高濃度不純物、特にＮチャネル
ＭＯＳトランジスタに用いられるヒ素のために、あるい
はソース／ドレイン領域およびゲート電極の幅が細くな
るといった微細化のために、シリサイド化反応が抑制さ
れ、シート抵抗が上昇してしまうことが知られている。
【０００５】その対策として、シリサイドを形成する前
に、ソース／ドレイン領域および多結晶シリコンからな
るゲート電極の各表面にヒ素をイオン注入し、シリコン
を非晶質化して低抵抗のシリサイドを形成する方法が知
られている。
に、ソース／ドレイン領域および多結晶シリコンからな
るゲート電極の各表面にヒ素をイオン注入し、シリコン
を非晶質化して低抵抗のシリサイドを形成する方法が知
られている。
【０００６】この種の方法は、文献； （１）若林 整 ら、電子情報通信学会技術研究報告
ＳＤＭ９４−１７３ （２）I.Sakai et.al. Digest 1992 Symposium on VLSI
Technlgy, p66 等に開示されている。これらの文献に記載された技術に
おいては、トランジスタのソース／ドレイン領域および
ゲート電極に導電型半導体にするための不純物を注入，
活性化した後、ソース／ドレイン領域およびゲート電極
の表面を非晶質化するためにヒ素を注入し、その後シリ
サイド層を形成するという方法が採られている。
ＳＤＭ９４−１７３ （２）I.Sakai et.al. Digest 1992 Symposium on VLSI
Technlgy, p66 等に開示されている。これらの文献に記載された技術に
おいては、トランジスタのソース／ドレイン領域および
ゲート電極に導電型半導体にするための不純物を注入，
活性化した後、ソース／ドレイン領域およびゲート電極
の表面を非晶質化するためにヒ素を注入し、その後シリ
サイド層を形成するという方法が採られている。
【０００７】しかしながら、先に述べた、非晶質化を目
的としてヒ素を打ち込む技術によれば、非晶質化を行う
ために半導体基板の全面にヒ素をイオン注入すると、前
記ヒ素は、例えばホウ素が拡散されたＰ型の不純物層に
対してカウンタードープとなってしまい、不純物層のＰ
型不純物の濃度を相対的に低下させてしまう。また、そ
れを避けるためには、フォトレジストを用いてパターニ
ングを行い、Ｎ型領域のみにヒ素を打ち込む必要があ
る。しかし、この方法においては、工程数およびイオン
注入時のパターニングに用いるフォトマスクの枚数が増
加し、ウエハ加工コストの増大につながる。
的としてヒ素を打ち込む技術によれば、非晶質化を行う
ために半導体基板の全面にヒ素をイオン注入すると、前
記ヒ素は、例えばホウ素が拡散されたＰ型の不純物層に
対してカウンタードープとなってしまい、不純物層のＰ
型不純物の濃度を相対的に低下させてしまう。また、そ
れを避けるためには、フォトレジストを用いてパターニ
ングを行い、Ｎ型領域のみにヒ素を打ち込む必要があ
る。しかし、この方法においては、工程数およびイオン
注入時のパターニングに用いるフォトマスクの枚数が増
加し、ウエハ加工コストの増大につながる。
【０００８】そこで、本発明は、このような課題を解決
しようとするものであり、その目的とするところは、ソ
ース／ドレイン領域およびゲート電極の微細化に伴うシ
ート抵抗の上昇が抑制された、ＭＯＳ素子を含む半導体
装置およびその製造方法を提供することにある。
しようとするものであり、その目的とするところは、ソ
ース／ドレイン領域およびゲート電極の微細化に伴うシ
ート抵抗の上昇が抑制された、ＭＯＳ素子を含む半導体
装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る、半導体装
置の製造方法は、半導体基板の上に、絶縁膜を介して形
成され、少なくともシリコンを含む導電層からなるゲー
ト電極、および、前記半導体基板中に形成され、ソース
領域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および前記不純物拡散層は表
面に金属シリサイド層を有するＭＯＳ素子を含む半導体
装置の製造方法であって、（Ａ）前記半導体基板の上
に、絶縁膜を介して、少なくともシリコンを含む導電層
を形成する工程、（Ｂ）前記半導体基板中にドナーある
いはアクセプタとなる不純物を拡散して、ソース領域あ
るいはドレイン領域を構成する不純物拡散層を形成する
工程、（Ｃ）少なくとも、前記導電層および前記不純物
拡散層の表面に、シリサイドを形成しうる金属層を形成
する工程、および（Ｄ）熱処理を行うことにより、前記
金属層をシリサイド化する工程、を含み、 前記金属層
を形成する工程（Ｃ）より前に、少なくとも、前記導電
層および前記不純物拡散層に、イオン注入によってドナ
ーあるいはアクセプタとして機能しない原子を注入する
工程を含む。
置の製造方法は、半導体基板の上に、絶縁膜を介して形
成され、少なくともシリコンを含む導電層からなるゲー
ト電極、および、前記半導体基板中に形成され、ソース
領域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および前記不純物拡散層は表
面に金属シリサイド層を有するＭＯＳ素子を含む半導体
装置の製造方法であって、（Ａ）前記半導体基板の上
に、絶縁膜を介して、少なくともシリコンを含む導電層
を形成する工程、（Ｂ）前記半導体基板中にドナーある
いはアクセプタとなる不純物を拡散して、ソース領域あ
るいはドレイン領域を構成する不純物拡散層を形成する
工程、（Ｃ）少なくとも、前記導電層および前記不純物
拡散層の表面に、シリサイドを形成しうる金属層を形成
する工程、および（Ｄ）熱処理を行うことにより、前記
金属層をシリサイド化する工程、を含み、 前記金属層
を形成する工程（Ｃ）より前に、少なくとも、前記導電
層および前記不純物拡散層に、イオン注入によってドナ
ーあるいはアクセプタとして機能しない原子を注入する
工程を含む。
【００１０】本発明の製造方法によって製造された、本
発明の半導体装置は、基板の上に、絶縁膜を介して形成
され、少なくともシリコンを含む導電層からなるゲート
電極、および、前記半導体基板中に形成され、ソース領
域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および前記不純物拡散層は表
面に金属シリサイド層を有するＭＯＳ素子を含み、前記
不純物拡散層は、ドナーあるいはアクセプタとなる不純
物の他に、イオン注入によって導入された、ドナーある
いはアクセプタとして機能しない原子を含む。
発明の半導体装置は、基板の上に、絶縁膜を介して形成
され、少なくともシリコンを含む導電層からなるゲート
電極、および、前記半導体基板中に形成され、ソース領
域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および前記不純物拡散層は表
面に金属シリサイド層を有するＭＯＳ素子を含み、前記
不純物拡散層は、ドナーあるいはアクセプタとなる不純
物の他に、イオン注入によって導入された、ドナーある
いはアクセプタとして機能しない原子を含む。
【００１１】すなわち、本発明の半導体装置は、本発明
の製造方法により、シリサイドを形成しうる金属層を形
成する工程（Ｃ）より前に、ＭＯＳ素子のゲート電極を
構成する導電層、およびソース／ドレイン領域を構成す
る不純物拡散層の各表面に、ドナーあるいはアクセプタ
として機能しない特定の原子イオンをイオン注入によっ
て注入して、前記導電層および不純物拡散層の各表面を
非晶質化することにより、前記各層を構成するシリコン
の反応性を高め、シリサイド化をより確実に行うことが
できる。したがって、素子の微細化に伴いゲート電極お
よび不純物拡散層の幅が細くなった場合、ならびに前記
不純物拡散層の深さが小さくなった場合においても、金
属シリサイド層のシート抵抗の上昇を抑制するととも
に、Ｎ型およびＰ型の双方の不純物に対してカウンター
ドープとならないので、不純物濃度に影響を与えること
なく、良好な金属シリサイド層を得ることができる。
の製造方法により、シリサイドを形成しうる金属層を形
成する工程（Ｃ）より前に、ＭＯＳ素子のゲート電極を
構成する導電層、およびソース／ドレイン領域を構成す
る不純物拡散層の各表面に、ドナーあるいはアクセプタ
として機能しない特定の原子イオンをイオン注入によっ
て注入して、前記導電層および不純物拡散層の各表面を
非晶質化することにより、前記各層を構成するシリコン
の反応性を高め、シリサイド化をより確実に行うことが
できる。したがって、素子の微細化に伴いゲート電極お
よび不純物拡散層の幅が細くなった場合、ならびに前記
不純物拡散層の深さが小さくなった場合においても、金
属シリサイド層のシート抵抗の上昇を抑制するととも
に、Ｎ型およびＰ型の双方の不純物に対してカウンター
ドープとならないので、不純物濃度に影響を与えること
なく、良好な金属シリサイド層を得ることができる。
【００１２】本発明に係る半導体装置およびその製造方
法においては、前記ドナーあるいはアクセプタとして機
能しない原子は、アルゴン，クリプトン，ネオン，ヘリ
ウムおよびキセノンから選択される希ガスの少なくとも
１種、あるいはシリコン，ゲルマニウム，炭素およびス
ズから選択される少なくとも１種、好ましくはアルゴン
であることが望ましい。
法においては、前記ドナーあるいはアクセプタとして機
能しない原子は、アルゴン，クリプトン，ネオン，ヘリ
ウムおよびキセノンから選択される希ガスの少なくとも
１種、あるいはシリコン，ゲルマニウム，炭素およびス
ズから選択される少なくとも１種、好ましくはアルゴン
であることが望ましい。
【００１３】これらの原子は、ドナーあるいはアクセプ
タとして機能しないので、ソース／ドレイン領域に含ま
れるドナーあるいはアクセプタの濃度に影響を与えるこ
とがない。また、これらの原子は、適度な質量を有する
のでイオン注入によって被処理層のシリコンを効率よく
かつ確実に非晶質化することができる。また、本発明の
半導体装置およびその製造方法においては、前記ドナー
あるいはアクセプタとして機能しない原子により形成さ
れた結晶欠陥、または前記結晶欠陥が後続の熱処理によ
って回復する過程で形成される結晶欠陥が、前記不純物
拡散層の中に存在する、すなわち前記結晶欠陥がソース
／ドレイン領域を構成する不純物拡散層より外側に越え
ないことが望ましい。その結果、不純物拡散層とウエル
との接合により発生するリーク電流を、非晶質化を目的
とした前記イオン注入を行わない場合と同じレベルにす
ることが可能となる。
タとして機能しないので、ソース／ドレイン領域に含ま
れるドナーあるいはアクセプタの濃度に影響を与えるこ
とがない。また、これらの原子は、適度な質量を有する
のでイオン注入によって被処理層のシリコンを効率よく
かつ確実に非晶質化することができる。また、本発明の
半導体装置およびその製造方法においては、前記ドナー
あるいはアクセプタとして機能しない原子により形成さ
れた結晶欠陥、または前記結晶欠陥が後続の熱処理によ
って回復する過程で形成される結晶欠陥が、前記不純物
拡散層の中に存在する、すなわち前記結晶欠陥がソース
／ドレイン領域を構成する不純物拡散層より外側に越え
ないことが望ましい。その結果、不純物拡散層とウエル
との接合により発生するリーク電流を、非晶質化を目的
とした前記イオン注入を行わない場合と同じレベルにす
ることが可能となる。
【００１４】そのためには、アルゴンイオンなどのドナ
ーあるいはアクセプタとして機能しない原子イオンによ
る非晶質化を目的とするイオン注入時の加速エネルギー
を、イオン注入により生じる結晶欠陥、あるいはその結
晶欠陥が後続の熱処理によって回復する工程で形成され
る結晶欠陥が、ＭＯＳ素子のソース／ドレイン領域の不
純物拡散層の深さを越えないような条件にすることが望
ましい。
ーあるいはアクセプタとして機能しない原子イオンによ
る非晶質化を目的とするイオン注入時の加速エネルギー
を、イオン注入により生じる結晶欠陥、あるいはその結
晶欠陥が後続の熱処理によって回復する工程で形成され
る結晶欠陥が、ＭＯＳ素子のソース／ドレイン領域の不
純物拡散層の深さを越えないような条件にすることが望
ましい。
【００１５】また、本発明の製造方法によれば、前述し
たように、非晶質化のためにイオン注入によって導入さ
れる特定の原子は、ソース／ドレイン領域の不純物拡散
層の不純物濃度を変化させることがないので、Ｎチャネ
ルおよびＰチャネル型のＭＯＳ素子を含む半導体装置の
製造において、前記イオン注入は、Ｎ型およびＰ型のＭ
ＯＳ素子において同時に行うことができる。したがっ
て、カウンタドープを避けるためのマスク形成工程を必
要とせず、ドナーあるいはアクセプタとして機能しない
原子イオンのイオン注入をウエハの全面で行うことがで
きる。
たように、非晶質化のためにイオン注入によって導入さ
れる特定の原子は、ソース／ドレイン領域の不純物拡散
層の不純物濃度を変化させることがないので、Ｎチャネ
ルおよびＰチャネル型のＭＯＳ素子を含む半導体装置の
製造において、前記イオン注入は、Ｎ型およびＰ型のＭ
ＯＳ素子において同時に行うことができる。したがっ
て、カウンタドープを避けるためのマスク形成工程を必
要とせず、ドナーあるいはアクセプタとして機能しない
原子イオンのイオン注入をウエハの全面で行うことがで
きる。
【００１６】以上述べたように、本発明の半導体装置お
よびその製造方法によれば、アルゴンイオンなどのドナ
ーあるいはアクセプタとして機能しない原子イオンのイ
オン注入によってシリコンの非晶質化を行うことによ
り、ソース／ドレイン領域に含まれるＰ型あるいはＮ型
の不純物に対してカウンタードープとなることがなく、
したがって、前記不純物の濃度を正確にコントロールし
た状態で、不純物拡散層の良好なシリサイド化が可能で
ある。
よびその製造方法によれば、アルゴンイオンなどのドナ
ーあるいはアクセプタとして機能しない原子イオンのイ
オン注入によってシリコンの非晶質化を行うことによ
り、ソース／ドレイン領域に含まれるＰ型あるいはＮ型
の不純物に対してカウンタードープとなることがなく、
したがって、前記不純物の濃度を正確にコントロールし
た状態で、不純物拡散層の良好なシリサイド化が可能で
ある。
【００１７】また、ドナーあるいはアクセプタとして機
能しない原子イオンのイオン注入によってシリコンの非
晶質化を行うことにより、ソース／ドレイン領域に含ま
れるＰ型あるいはＮ型の不純物に対してカウンタードー
プとなることがないので、ウエハ全面において同時にイ
オン注入することによって、ゲート電極である多結晶シ
リコン層およびソース／ドレイン領域である単結晶シリ
コン層の各表面を非晶質化することが可能となるため、
フォト工程を追加しイオンを打ち分ける必要がなく、ウ
エハ加工コストを削減することが可能となる。
能しない原子イオンのイオン注入によってシリコンの非
晶質化を行うことにより、ソース／ドレイン領域に含ま
れるＰ型あるいはＮ型の不純物に対してカウンタードー
プとなることがないので、ウエハ全面において同時にイ
オン注入することによって、ゲート電極である多結晶シ
リコン層およびソース／ドレイン領域である単結晶シリ
コン層の各表面を非晶質化することが可能となるため、
フォト工程を追加しイオンを打ち分ける必要がなく、ウ
エハ加工コストを削減することが可能となる。
【００１８】特に、本発明の半導体装置を携帯機器、た
とえば、携帯電話、ノートパソコン、電子手帳、ページ
ャーおよびポケットゲームのようなバッテリー電源駆動
の製品に使用した場合、ＭＯＳ素子のシート抵抗を低減
するとともに、接合リーク電流を抑制することができ、
したがって待機時の電流を小さくでき、電池寿命の延命
化がはかることが可能となる。
とえば、携帯電話、ノートパソコン、電子手帳、ページ
ャーおよびポケットゲームのようなバッテリー電源駆動
の製品に使用した場合、ＭＯＳ素子のシート抵抗を低減
するとともに、接合リーク電流を抑制することができ、
したがって待機時の電流を小さくでき、電池寿命の延命
化がはかることが可能となる。
【００１９】
【発明の実施の形態】以下、本発明の代表的な実施の形
態を図面を参照しながら、より詳細に説明する。
態を図面を参照しながら、より詳細に説明する。
【００２０】（第１の実施の形態）図５は、本発明の半
導体装置の一例を模式的に示す断面図、図１〜図４は、
図５に示す半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
導体装置の一例を模式的に示す断面図、図１〜図４は、
図５に示す半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【００２１】本実施の形態では、本発明をＮチャネルＭ
ＯＳ素子を含む半導体装置に適用した例を示す。
ＯＳ素子を含む半導体装置に適用した例を示す。
【００２２】図５に示す半導体装置は、シリコン基板１
０１、この基板１０１内に形成されたＰ型ウエル拡散層
１０２、前記シリコン基板上に形成された素子分離領域
１０３、前記シリコン基板１０１上にゲート酸化膜１０
４を介して形成されたゲート電極１０５、このゲート電
極１０５の両サイドに形成されたサイドウオールスペー
サー１０６、および前記ウエル拡散層１０２中に形成さ
れたＮ型不純物を含むソース／ドレイン領域１０７ａお
よび１０７ｂを、含んで構成される。
０１、この基板１０１内に形成されたＰ型ウエル拡散層
１０２、前記シリコン基板上に形成された素子分離領域
１０３、前記シリコン基板１０１上にゲート酸化膜１０
４を介して形成されたゲート電極１０５、このゲート電
極１０５の両サイドに形成されたサイドウオールスペー
サー１０６、および前記ウエル拡散層１０２中に形成さ
れたＮ型不純物を含むソース／ドレイン領域１０７ａお
よび１０７ｂを、含んで構成される。
【００２３】そして、前記ゲート電極１０５は、多結晶
シリコンにリンなどのＮ型不純物がドープされて形成さ
れ、さらに、このゲート電極１０５の表面には、第１金
属シリサイド層１１０ａが形成されている。また、前記
ソース／ドレイン領域１０７ａ，１０７ｂの表面には、
第２金属シリサイド層１１０ｂが形成されてる。
シリコンにリンなどのＮ型不純物がドープされて形成さ
れ、さらに、このゲート電極１０５の表面には、第１金
属シリサイド層１１０ａが形成されている。また、前記
ソース／ドレイン領域１０７ａ，１０７ｂの表面には、
第２金属シリサイド層１１０ｂが形成されてる。
【００２４】さらに、前記第１および第２金属シリサイ
ド層１１０ａおよび１１０ｂには、イオン注入によって
導入された、ドナーあるいはアクセプタとして機能しな
い原子、たとえばアルゴンが存在する。この原子は、後
に詳述するが、シリサイド化を促進するために、前記ゲ
ート電極１０５およびソース／ドレイン領域１０７ａ，
１０７ｂにイオン注入によってドープされた原子が残っ
たものである。
ド層１１０ａおよび１１０ｂには、イオン注入によって
導入された、ドナーあるいはアクセプタとして機能しな
い原子、たとえばアルゴンが存在する。この原子は、後
に詳述するが、シリサイド化を促進するために、前記ゲ
ート電極１０５およびソース／ドレイン領域１０７ａ，
１０７ｂにイオン注入によってドープされた原子が残っ
たものである。
【００２５】図５に示す半導体装置は、たとえば図１〜
図４に示す、以下のプロセスによって製造することがで
きる。
図４に示す、以下のプロセスによって製造することがで
きる。
【００２６】（１）まず、シリコン基板１０１上に、酸
素雰囲気中で第１シリコン酸化膜を形成する。次にウエ
ル拡散層を形成するためにフォトレジストを塗布し、投
影露光法を用いてパターニングを行い、マスクを形成す
る。ついで、イオン注入法を用いてホウ素を注入し、前
記フォトレジストを除去した後、熱拡散法を用いてＰ型
ウエル拡散層１０２を形成する。続いてＣＶＤ法でシリ
コン窒化膜を形成した後フォトレジストを塗布し、前記
フォトレジストをパターニングし、前記第１シリコン酸
化膜において素子分離領域を形成する部分のみ前記シリ
コン窒化膜をドライエッチングにて除去する。次に、前
記フォトレジストを除去した後、前記シリコン窒化膜を
マスクに、酸素雰囲気中で熱酸化させることでシリコン
酸化膜からなる素子分離領域１０３を形成する。
素雰囲気中で第１シリコン酸化膜を形成する。次にウエ
ル拡散層を形成するためにフォトレジストを塗布し、投
影露光法を用いてパターニングを行い、マスクを形成す
る。ついで、イオン注入法を用いてホウ素を注入し、前
記フォトレジストを除去した後、熱拡散法を用いてＰ型
ウエル拡散層１０２を形成する。続いてＣＶＤ法でシリ
コン窒化膜を形成した後フォトレジストを塗布し、前記
フォトレジストをパターニングし、前記第１シリコン酸
化膜において素子分離領域を形成する部分のみ前記シリ
コン窒化膜をドライエッチングにて除去する。次に、前
記フォトレジストを除去した後、前記シリコン窒化膜を
マスクに、酸素雰囲気中で熱酸化させることでシリコン
酸化膜からなる素子分離領域１０３を形成する。
【００２７】ついで、リン酸等で前記シリコン窒化膜を
除去し、さらにゲート酸化膜の形成前の基板表面の不純
物除去のために熱酸化を行い、第２シリコン酸化膜を形
成する。その後、前記第２シリコン酸化膜をエッチング
によって除去した後、熱酸化法を用いてゲート酸化膜１
０４を形成する。次に、ＣＶＤ法を用いて多結晶シリコ
ン層を形成し、フォトレジストを塗布し、パターニング
した後、ドライエッチングを行いゲート電極１０５を形
成し、前記フォトレジストを除去する（図１）。
除去し、さらにゲート酸化膜の形成前の基板表面の不純
物除去のために熱酸化を行い、第２シリコン酸化膜を形
成する。その後、前記第２シリコン酸化膜をエッチング
によって除去した後、熱酸化法を用いてゲート酸化膜１
０４を形成する。次に、ＣＶＤ法を用いて多結晶シリコ
ン層を形成し、フォトレジストを塗布し、パターニング
した後、ドライエッチングを行いゲート電極１０５を形
成し、前記フォトレジストを除去する（図１）。
【００２８】（２）次に、シリサイド後のゲート電極−
ソース／ドレイン領域間のショートを防止するために、
ＣＶＤ法を用いて酸化膜を形成した後、ドライエッチン
グを行い、サイドウォールスペーサー１０６を形成す
る。次に、ＮチャネルＭＯＳトランジスタのソース／ド
レイン領域の形成、およびゲート電極１０５中への不純
物の注入を行うために、フォトレジストを塗布し、Ｎチ
ャネルＭＯＳトランジスタを形成する領域に相当する部
分に開口部を形成するようにパターニングする。次に、
イオン注入法でヒ素などのＮ型不純物を注入し、高濃度
のＮ型拡散層であるソース／ドレイン領域１０７ａ，１
０７ｂをそれぞれ形成するとともに、前記ゲート電極１
０５に不純物を導入し、その後、前記フォトレジストを
除去する。次に、注入した不純物の活性化を行うため
に、窒素雰囲気中で熱処理する（図２）。
ソース／ドレイン領域間のショートを防止するために、
ＣＶＤ法を用いて酸化膜を形成した後、ドライエッチン
グを行い、サイドウォールスペーサー１０６を形成す
る。次に、ＮチャネルＭＯＳトランジスタのソース／ド
レイン領域の形成、およびゲート電極１０５中への不純
物の注入を行うために、フォトレジストを塗布し、Ｎチ
ャネルＭＯＳトランジスタを形成する領域に相当する部
分に開口部を形成するようにパターニングする。次に、
イオン注入法でヒ素などのＮ型不純物を注入し、高濃度
のＮ型拡散層であるソース／ドレイン領域１０７ａ，１
０７ｂをそれぞれ形成するとともに、前記ゲート電極１
０５に不純物を導入し、その後、前記フォトレジストを
除去する。次に、注入した不純物の活性化を行うため
に、窒素雰囲気中で熱処理する（図２）。
【００２９】（３）次に、ゲート電極１０５およびソー
ス／ドレイン領域１０７ａ，１０７ｂの各表面に存在す
る自然酸化膜等を除去した後、ゲート電極１０５および
ソース／ドレイン領域１０７ａ，１０７ｂの各表面を非
晶質化するために、アルゴンイオンを注入する。このと
きの加速エネルギーは、ソース／ドレイン領域１０７
ａ，１０７ｂの深さが、例えば０．２μｍで、アルゴン
イオン注入後に８００〜９００℃で２０分間の熱処理を
行うような場合、注入されたアルゴンイオンにより形成
された結晶欠陥、またはその結晶欠陥が後続の熱処理に
よって回復する過程で形成される結晶欠陥が、ソース／
ドレイン領域１０７ａ，１０７ｂの深さを越えないよう
に、たとえば１５ｋｅＶ以下が望ましい。このようにし
て、ゲート電極１０５およびソース／ドレイン領域１０
７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１
０８ｂを形成する（図３）。
ス／ドレイン領域１０７ａ，１０７ｂの各表面に存在す
る自然酸化膜等を除去した後、ゲート電極１０５および
ソース／ドレイン領域１０７ａ，１０７ｂの各表面を非
晶質化するために、アルゴンイオンを注入する。このと
きの加速エネルギーは、ソース／ドレイン領域１０７
ａ，１０７ｂの深さが、例えば０．２μｍで、アルゴン
イオン注入後に８００〜９００℃で２０分間の熱処理を
行うような場合、注入されたアルゴンイオンにより形成
された結晶欠陥、またはその結晶欠陥が後続の熱処理に
よって回復する過程で形成される結晶欠陥が、ソース／
ドレイン領域１０７ａ，１０７ｂの深さを越えないよう
に、たとえば１５ｋｅＶ以下が望ましい。このようにし
て、ゲート電極１０５およびソース／ドレイン領域１０
７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１
０８ｂを形成する（図３）。
【００３０】この工程では、前記ゲート電極１０５およ
びソース／ドレイン領域１０７ａ，１０７ｂの各表面
に、アルゴンイオンなどの特定のイオンをイオン注入す
ることによってシリコンの非晶質化を促進することが重
要である。ただし、このイオン注入によって、ソース／
ドレイン領域を越える結晶欠陥、すなわち、アルゴンな
どの前記特定の原子イオンにより形成された結晶欠陥、
または前記結晶欠陥が後続の熱処理によって回復する過
程で形成される結晶欠陥が、前記ソース／ドレイン領域
１０７ａ，１０７ｂより外側に越えないようにすること
が望ましい。その結果、ソース／ドレイン領域とウエル
拡散層との接合により発生するリーク電流を、非晶質化
を目的とした前記イオン注入を行わない場合と同じレベ
ルにすることが可能となる。そのためには、アルゴンイ
オンなどのドナーあるいはアクセプタとして機能しない
原子イオンによるイオン注入時の加速エネルギーを、前
記結晶欠陥がソース／ドレイン領域の不純物拡散層の深
さを越えないような条件に設定することが望ましい。
びソース／ドレイン領域１０７ａ，１０７ｂの各表面
に、アルゴンイオンなどの特定のイオンをイオン注入す
ることによってシリコンの非晶質化を促進することが重
要である。ただし、このイオン注入によって、ソース／
ドレイン領域を越える結晶欠陥、すなわち、アルゴンな
どの前記特定の原子イオンにより形成された結晶欠陥、
または前記結晶欠陥が後続の熱処理によって回復する過
程で形成される結晶欠陥が、前記ソース／ドレイン領域
１０７ａ，１０７ｂより外側に越えないようにすること
が望ましい。その結果、ソース／ドレイン領域とウエル
拡散層との接合により発生するリーク電流を、非晶質化
を目的とした前記イオン注入を行わない場合と同じレベ
ルにすることが可能となる。そのためには、アルゴンイ
オンなどのドナーあるいはアクセプタとして機能しない
原子イオンによるイオン注入時の加速エネルギーを、前
記結晶欠陥がソース／ドレイン領域の不純物拡散層の深
さを越えないような条件に設定することが望ましい。
【００３１】（４）次に、スパッタ法を用いてシリサイ
ドを形成しうる金属層、たとえばチタン，コバルト，ニ
ッケル，タンタルまたは白金、あるいはこれらの合金か
らなる金属層１０９を形成し（図４）、その後ハロゲン
ランプアニーラーなどのランプアニーラを用いて熱処理
を行い、ゲート電極１０５およびソース／ドレイン領域
１０７ａ，１０７ｂの表面に金属シリサイド層１１０
ａ，１１０ｂをセルフアライメントで形成する。つい
で、選択性エッチングを行い、サイドウォールスペーサ
ー１０６および素子分離領域１０３上の未反応金属層を
除去する（図５）。
ドを形成しうる金属層、たとえばチタン，コバルト，ニ
ッケル，タンタルまたは白金、あるいはこれらの合金か
らなる金属層１０９を形成し（図４）、その後ハロゲン
ランプアニーラーなどのランプアニーラを用いて熱処理
を行い、ゲート電極１０５およびソース／ドレイン領域
１０７ａ，１０７ｂの表面に金属シリサイド層１１０
ａ，１１０ｂをセルフアライメントで形成する。つい
で、選択性エッチングを行い、サイドウォールスペーサ
ー１０６および素子分離領域１０３上の未反応金属層を
除去する（図５）。
【００３２】以上述べたように、本発明の製造方法にお
いては、シリサイドを形成しうる金属層を形成する工程
（４）より前に、多結晶シリコンからなるゲート電極１
０５、およびＮ型不純物拡散層からなるソース／ドレイ
ン領域１０７ａ，１０７ｂの各表面に、ドナーあるいは
アクセプタとして機能しない特定の原子イオンをイオン
注入によって注入して、前記各表面を非晶質化する工程
（３）を有することにより、前記ゲート電極１０５、お
よびＮ型不純物拡散層からなるソース／ドレイン領域１
０７ａ，１０７ｂの各層を構成するシリコンの反応性を
高め、シリサイド化をより確実に行うことができる。し
たがって、素子の微細化に伴いゲート電極およびソース
／ドレイン領域の幅が細くなった場合、ならびに前記ソ
ース／ドレイン領域の深さが小さくなった場合において
も、金属シリサイド層のシート抵抗の上昇を抑制すると
ともに、Ｎ型不純物、特にシリサイド化を阻害しやすい
ヒ素を含むソース／ドレイン領域において、不純物濃度
に影響を与えることなく、良好な金属シリサイド層を得
ることができる。また、注入するイオン種が、ヒ素やリ
ン、ＢＦ2といったＮ型あるいはＰ型の不純物でないア
ルゴンであるため、他の不純物に対してカウンタードー
プとなることはない。
いては、シリサイドを形成しうる金属層を形成する工程
（４）より前に、多結晶シリコンからなるゲート電極１
０５、およびＮ型不純物拡散層からなるソース／ドレイ
ン領域１０７ａ，１０７ｂの各表面に、ドナーあるいは
アクセプタとして機能しない特定の原子イオンをイオン
注入によって注入して、前記各表面を非晶質化する工程
（３）を有することにより、前記ゲート電極１０５、お
よびＮ型不純物拡散層からなるソース／ドレイン領域１
０７ａ，１０７ｂの各層を構成するシリコンの反応性を
高め、シリサイド化をより確実に行うことができる。し
たがって、素子の微細化に伴いゲート電極およびソース
／ドレイン領域の幅が細くなった場合、ならびに前記ソ
ース／ドレイン領域の深さが小さくなった場合において
も、金属シリサイド層のシート抵抗の上昇を抑制すると
ともに、Ｎ型不純物、特にシリサイド化を阻害しやすい
ヒ素を含むソース／ドレイン領域において、不純物濃度
に影響を与えることなく、良好な金属シリサイド層を得
ることができる。また、注入するイオン種が、ヒ素やリ
ン、ＢＦ2といったＮ型あるいはＰ型の不純物でないア
ルゴンであるため、他の不純物に対してカウンタードー
プとなることはない。
【００３３】なお、上記実施の形態においては、Ｎチャ
ネルＭＯＳトランジシタについて述べたが、本発明はＰ
チャネルＭＯＳトランジスタについても、主として導電
型が逆極性である点を除けば、同様に適用でき、同様の
機能を達成できることはいうまでもない。
ネルＭＯＳトランジシタについて述べたが、本発明はＰ
チャネルＭＯＳトランジスタについても、主として導電
型が逆極性である点を除けば、同様に適用でき、同様の
機能を達成できることはいうまでもない。
【００３４】次に、本実施の形態にかかるＭＯＳ素子に
関連して行った実験例について説明する。
関連して行った実験例について説明する。
【００３５】（実験例） （１）ＳＩＭＳ 前述したプロセスに準じてサンプルを形成し、セシウム
１次イオンの照射による２次イオン質量分析法（ＳＩＭ
Ｓ）によって、サンプルの膜厚方向の各原子のプロファ
イルを求めた。その結果を図６に示す。測定に用いたサ
ンプルは、シリコン基板上に、ゲート酸化膜であるシリ
コン酸化膜（１０ｎｍ）、加速エネルギー５０ｋｅＶ、
およびドーズ量が４×１０15個／ｃｍ2で、ヒ素がドー
ピングされたゲート電極である多結晶シリコン層（２２
０ｎｍ）、およびチタンシリサイド層（７０〜８０ｎ
ｍ）が形成されたものである。そして、このサンプルを
形成する際には、前記工程（３）で、アルゴンイオンが
１０ｋｅＶの加速エネルギーで注入されている。
１次イオンの照射による２次イオン質量分析法（ＳＩＭ
Ｓ）によって、サンプルの膜厚方向の各原子のプロファ
イルを求めた。その結果を図６に示す。測定に用いたサ
ンプルは、シリコン基板上に、ゲート酸化膜であるシリ
コン酸化膜（１０ｎｍ）、加速エネルギー５０ｋｅＶ、
およびドーズ量が４×１０15個／ｃｍ2で、ヒ素がドー
ピングされたゲート電極である多結晶シリコン層（２２
０ｎｍ）、およびチタンシリサイド層（７０〜８０ｎ
ｍ）が形成されたものである。そして、このサンプルを
形成する際には、前記工程（３）で、アルゴンイオンが
１０ｋｅＶの加速エネルギーで注入されている。
【００３６】図６から、最上層であるチタンシリサイド
層の表面近傍およびその層中に、アルゴンのピークがあ
ることが確認された。
層の表面近傍およびその層中に、アルゴンのピークがあ
ることが確認された。
【００３７】（２）アルゴンイオンの注入がゲート電極
のシート抵抗に及ぼす影響 図７に、アルゴンイオンの注入の有無が及ぼす、ゲート
電極のシート抵抗の線幅依存性を比較して示す。図７に
おいて、横軸はゲート電極の金属シリサイド層の線幅を
示し、縦軸は電圧３．３Ｖでのゲート電極のシート抵抗
を示す。また、本発明に係るサンプルは、上記（１）の
測定で用いたと基本的に同様の構成を有し、チタンシリ
サイド層の線幅が異なるものを複数種用いた。比較用の
サンプルは、アルゴンイオンの注入がない他は、本発明
にかかるものと同様である。
のシート抵抗に及ぼす影響 図７に、アルゴンイオンの注入の有無が及ぼす、ゲート
電極のシート抵抗の線幅依存性を比較して示す。図７に
おいて、横軸はゲート電極の金属シリサイド層の線幅を
示し、縦軸は電圧３．３Ｖでのゲート電極のシート抵抗
を示す。また、本発明に係るサンプルは、上記（１）の
測定で用いたと基本的に同様の構成を有し、チタンシリ
サイド層の線幅が異なるものを複数種用いた。比較用の
サンプルは、アルゴンイオンの注入がない他は、本発明
にかかるものと同様である。
【００３８】図７から、アルゴンイオンを用いたイオン
注入によってゲート電極表面の非晶質化を行うことによ
り、アルゴンイオンの注入を行わない場合に比べて、ゲ
ート電極のチタンシリサイド層の線幅の広い範囲におい
てシート抵抗が著しく小さいことがわかる。また、ゲー
ト電極のチタンシリサイド層の線幅が小さくなった場合
においても、シート抵抗の上昇を抑える効果が大きいこ
とが確認された。
注入によってゲート電極表面の非晶質化を行うことによ
り、アルゴンイオンの注入を行わない場合に比べて、ゲ
ート電極のチタンシリサイド層の線幅の広い範囲におい
てシート抵抗が著しく小さいことがわかる。また、ゲー
ト電極のチタンシリサイド層の線幅が小さくなった場合
においても、シート抵抗の上昇を抑える効果が大きいこ
とが確認された。
【００３９】（３）アルゴンイオンの注入がソース／ド
レイン領域のシート抵抗に及ぼす影響 図８に、アルゴンイオンの注入の有無が及ぼす、ソース
／ドレイン領域のシート抵抗の線幅依存性を比較して示
す。図８において、横軸はソース／ドレイン領域のチタ
ンシリサイド層の線幅を示し、縦軸は電圧３．３Ｖでの
ソース／ドレイン領域のシート抵抗を示す。また、本発
明に係るサンプルは、上記（１）の測定で用いたものと
基本的に同様の構成を有し、チタンシリサイド層の線幅
が異なるものを複数種用いた。ソース／ドレイン領域
は、加速エネルギー５０ｋｅＶ、およびドーズ量が４×
１０15個／ｃｍ2で、ヒ素がドーピングされたものであ
る。
レイン領域のシート抵抗に及ぼす影響 図８に、アルゴンイオンの注入の有無が及ぼす、ソース
／ドレイン領域のシート抵抗の線幅依存性を比較して示
す。図８において、横軸はソース／ドレイン領域のチタ
ンシリサイド層の線幅を示し、縦軸は電圧３．３Ｖでの
ソース／ドレイン領域のシート抵抗を示す。また、本発
明に係るサンプルは、上記（１）の測定で用いたものと
基本的に同様の構成を有し、チタンシリサイド層の線幅
が異なるものを複数種用いた。ソース／ドレイン領域
は、加速エネルギー５０ｋｅＶ、およびドーズ量が４×
１０15個／ｃｍ2で、ヒ素がドーピングされたものであ
る。
【００４０】図８から、アルゴンイオンを用いたイオン
注入によってソース／ドレイン領域表面の非晶質化を行
うことにより、アルゴンイオンの注入を行わない場合に
比べて、ソース／ドレイン領域の金属シリサイド層の線
幅の広い範囲においてシート抵抗が小さいことがわか
る。
注入によってソース／ドレイン領域表面の非晶質化を行
うことにより、アルゴンイオンの注入を行わない場合に
比べて、ソース／ドレイン領域の金属シリサイド層の線
幅の広い範囲においてシート抵抗が小さいことがわか
る。
【００４１】（４）イオン注入の加速エネルギーが接合
リーク電流に及ぼす影響 図９に、アルゴンイオンの加速エネルギーが接合リーク
電流に与える影響を示す。図９において、横軸はアルゴ
ンイオンの注入エネルギーを示し、縦軸は電圧３．３Ｖ
でのリーク電流を示す。測定に用いたサンプルは、上記
（３）の測定で用いたものと同様である。また、評価し
たエリアの面積は４１４７２μｍ2であり、エリアの周
辺長は８６４μｍである。
リーク電流に及ぼす影響 図９に、アルゴンイオンの加速エネルギーが接合リーク
電流に与える影響を示す。図９において、横軸はアルゴ
ンイオンの注入エネルギーを示し、縦軸は電圧３．３Ｖ
でのリーク電流を示す。測定に用いたサンプルは、上記
（３）の測定で用いたものと同様である。また、評価し
たエリアの面積は４１４７２μｍ2であり、エリアの周
辺長は８６４μｍである。
【００４２】図９から、アルゴンイオン注入時の加速エ
ネルギー大きくなると、接合リーク電流も大きくなるこ
とがわかる。したがって、イオン注入時の加速エネルギ
ーは、接合リーク電流が所定の値を越えないように設定
されることが望ましい。すなわち、接合リーク電流は、
イオン注入により生じる結晶欠陥、あるいはその結晶欠
陥が後続の熱処理によって回復する過程で形成される欠
陥が、ソース／ドレイン領域を越えることによって増大
すると考えられるので、イオン注入時の加速エネルギー
は、これらの結晶欠陥がソース／ドレイン領域を越えな
いように設定されることが望ましい。
ネルギー大きくなると、接合リーク電流も大きくなるこ
とがわかる。したがって、イオン注入時の加速エネルギ
ーは、接合リーク電流が所定の値を越えないように設定
されることが望ましい。すなわち、接合リーク電流は、
イオン注入により生じる結晶欠陥、あるいはその結晶欠
陥が後続の熱処理によって回復する過程で形成される欠
陥が、ソース／ドレイン領域を越えることによって増大
すると考えられるので、イオン注入時の加速エネルギー
は、これらの結晶欠陥がソース／ドレイン領域を越えな
いように設定されることが望ましい。
【００４３】たとえば、図９に示すように、イオン注入
時の加速エネルギーを適切な範囲（１５ｋｅＶ以下）に
設定することによって、アルゴンイオンを注入していな
い場合と同レベルのリーク電流に抑えることが可能であ
る。ただし、加速エネルギーは、素子によってその最適
値が異なるので、一概にその値を限定することはできな
い。
時の加速エネルギーを適切な範囲（１５ｋｅＶ以下）に
設定することによって、アルゴンイオンを注入していな
い場合と同レベルのリーク電流に抑えることが可能であ
る。ただし、加速エネルギーは、素子によってその最適
値が異なるので、一概にその値を限定することはできな
い。
【００４４】（５）結晶欠陥が接合リーク電流に及ぼす
影響 図１０に、結晶欠陥が接合リーク電流に与える影響を示
す。図１０において、横軸はサーマルウエーブ法によっ
て求めたサーマルウエーブシグナルを示し、縦軸は電圧
３．３Ｖでの接合リーク電流値を示す。サーマルウエー
ブ法によれば、シリコン基板中に発生したダメージを間
接的に定量でき、シリコン中の結晶欠陥を評価すること
ができる。測定に用いたサンプルは、基本的構成は上記
（４）の測定に用いたものと同様であり、イオン注入に
よってアルゴンを異なる条件で打ち込んだものである。
アルゴンの打ち込み条件は以下の通りである。
影響 図１０に、結晶欠陥が接合リーク電流に与える影響を示
す。図１０において、横軸はサーマルウエーブ法によっ
て求めたサーマルウエーブシグナルを示し、縦軸は電圧
３．３Ｖでの接合リーク電流値を示す。サーマルウエー
ブ法によれば、シリコン基板中に発生したダメージを間
接的に定量でき、シリコン中の結晶欠陥を評価すること
ができる。測定に用いたサンプルは、基本的構成は上記
（４）の測定に用いたものと同様であり、イオン注入に
よってアルゴンを異なる条件で打ち込んだものである。
アルゴンの打ち込み条件は以下の通りである。
【００４５】ａ．ドーズ量；３×１０14個／ｃｍ2，加
速エネルギー；１０ｋｅＶ ｂ．ドーズ量；１×１０15個／ｃｍ2，加速エネルギ
ー；１０ｋｅＶ ｃ．ドーズ量；３×１０14個／ｃｍ2，加速エネルギ
ー；３０ｋｅＶ 図１０において、上記アルゴンの打ち込み条件に対応す
るものを同じ符号で示す。なお、図１０の横軸に示され
るサーマルウエーブシグナルは、接合リーク電流を測定
したサンプルではなく、ベアシリコンに上記ａ〜ｃと同
じ条件でアルゴンをイオン注入したサンプルを用いて測
定したものである。また、接合リーク電流を評価したエ
リアの面積は２５００００μｍ2であり、エリアの周辺
長は２０００μｍである。
速エネルギー；１０ｋｅＶ ｂ．ドーズ量；１×１０15個／ｃｍ2，加速エネルギ
ー；１０ｋｅＶ ｃ．ドーズ量；３×１０14個／ｃｍ2，加速エネルギ
ー；３０ｋｅＶ 図１０において、上記アルゴンの打ち込み条件に対応す
るものを同じ符号で示す。なお、図１０の横軸に示され
るサーマルウエーブシグナルは、接合リーク電流を測定
したサンプルではなく、ベアシリコンに上記ａ〜ｃと同
じ条件でアルゴンをイオン注入したサンプルを用いて測
定したものである。また、接合リーク電流を評価したエ
リアの面積は２５００００μｍ2であり、エリアの周辺
長は２０００μｍである。
【００４６】図１０から、サーマルウエーブシグナルの
値が大きくなるにつれて、接合リーク電流が大きくなる
ことがわかる。このことは、結晶欠陥が多くなるに従っ
て接合リーク電流が大きくなることを示している。
値が大きくなるにつれて、接合リーク電流が大きくなる
ことがわかる。このことは、結晶欠陥が多くなるに従っ
て接合リーク電流が大きくなることを示している。
【００４７】（第２の実施の形態）図１４は、本発明を
ＣＭＯＳ素子に適用した、他の実施の形態を模式的に示
す断面図であり、図１１〜図１３は、図１４に示す半導
体装置の製造工程を模式的に示す断面図である。
ＣＭＯＳ素子に適用した、他の実施の形態を模式的に示
す断面図であり、図１１〜図１３は、図１４に示す半導
体装置の製造工程を模式的に示す断面図である。
【００４８】図１４に示す半導体装置は、たとえば、図
１１〜図１３に示す、以下のプロセスによって製造する
ことができる。
１１〜図１３に示す、以下のプロセスによって製造する
ことができる。
【００４９】（１）まず、通常用いられる方法によって
ツインウェルを形成する。すなわち、シリコン基板１０
１上に、酸素雰囲気中で第１シリコン酸化膜を形成す
る。次にウエル拡散層を形成するためにフォトレジスト
を塗布し、投影露光法を用いてパターニングを行い、マ
スクを形成する。ついで、イオン注入法を用いてリンを
注入し、前記フォトレジストを除去する。次に、Ｐ型ウ
エル拡散層を形成するためにフォトレジストを塗布し、
投影露光法を用いてパターニングを行い、マスクを形成
する。ついで、イオン注入法を用いてリンの代わりにホ
ウ素を注入し、前記フォトレジストを除去する。その
後、熱拡散法を用いてＮ型ウエル拡散層１０２ｂおよび
Ｐ型ウエル拡散層１０２ａを形成する。
ツインウェルを形成する。すなわち、シリコン基板１０
１上に、酸素雰囲気中で第１シリコン酸化膜を形成す
る。次にウエル拡散層を形成するためにフォトレジスト
を塗布し、投影露光法を用いてパターニングを行い、マ
スクを形成する。ついで、イオン注入法を用いてリンを
注入し、前記フォトレジストを除去する。次に、Ｐ型ウ
エル拡散層を形成するためにフォトレジストを塗布し、
投影露光法を用いてパターニングを行い、マスクを形成
する。ついで、イオン注入法を用いてリンの代わりにホ
ウ素を注入し、前記フォトレジストを除去する。その
後、熱拡散法を用いてＮ型ウエル拡散層１０２ｂおよび
Ｐ型ウエル拡散層１０２ａを形成する。
【００５０】次いで、第１シリコン酸化膜上に、ＣＶＤ
法でシリコン窒化膜を形成した後フォトレジストを塗布
し、前記フォトレジストをパターニングし、前記第１シ
リコン酸化膜において素子分離領域を形成する部分のみ
前記シリコン窒化膜をドライエッチングにて除去する。
次に、前記フォトレジストを除去した後、前記シリコン
窒化膜をマスクに、酸素雰囲気中で熱酸化させることで
シリコン酸化膜からなる素子分離領域１０３を形成す
る。
法でシリコン窒化膜を形成した後フォトレジストを塗布
し、前記フォトレジストをパターニングし、前記第１シ
リコン酸化膜において素子分離領域を形成する部分のみ
前記シリコン窒化膜をドライエッチングにて除去する。
次に、前記フォトレジストを除去した後、前記シリコン
窒化膜をマスクに、酸素雰囲気中で熱酸化させることで
シリコン酸化膜からなる素子分離領域１０３を形成す
る。
【００５１】ついで、リン酸等で前記シリコン窒化膜を
除去し、さらにゲート酸化膜の形成前の基板表面の不純
物除去のために熱酸化を行い、第２シリコン酸化膜を形
成する。その後、前記第２シリコン酸化膜をエッチング
によって除去した後、熱酸化法を用いてゲート酸化膜１
０４ａ，１０４ｂを形成する。次に、ＣＶＤ法を用いて
多結晶シリコン層を形成し、フォトレジストを塗布し、
パターニングした後、ドライエッチングを行い、Ｎチャ
ネルＭＯＳトランジスタのゲート電極１０５ａおよびＰ
チャネルＭＯＳトランジスタのゲート電極１０５ｂを形
成し、前記フォトレジストを除去する。
除去し、さらにゲート酸化膜の形成前の基板表面の不純
物除去のために熱酸化を行い、第２シリコン酸化膜を形
成する。その後、前記第２シリコン酸化膜をエッチング
によって除去した後、熱酸化法を用いてゲート酸化膜１
０４ａ，１０４ｂを形成する。次に、ＣＶＤ法を用いて
多結晶シリコン層を形成し、フォトレジストを塗布し、
パターニングした後、ドライエッチングを行い、Ｎチャ
ネルＭＯＳトランジスタのゲート電極１０５ａおよびＰ
チャネルＭＯＳトランジスタのゲート電極１０５ｂを形
成し、前記フォトレジストを除去する。
【００５２】次に、シリサイド後のゲート電極−ソース
／ドレイン領域間のショート防止するために、ＣＶＤ法
を用いて酸化膜を形成した後、ドライエッチングを行い
サイドウォールスペーサー１０６を形成する。次に、Ｎ
チャネルＭＯＳトランジスタのソース／ドレイン領域の
形成、およびゲート電極１０５ａ中への不純物の注入を
行うために、フォトレジストを塗布し、ＮチャネルＭＯ
Ｓトランジスタを形成する領域に相当する部分に開口部
を形成するようにパターニングする。次に、イオン注入
法でヒ素などのＮ型不純物を注入し、高濃度のＮ型拡散
層であるソース／ドレイン領域１０７ａ，１０７ｂをそ
れぞれ形成するとともに、前記ゲート電極１０５ａに不
純物を導入し、その後、前記フォトレジストを除去す
る。
／ドレイン領域間のショート防止するために、ＣＶＤ法
を用いて酸化膜を形成した後、ドライエッチングを行い
サイドウォールスペーサー１０６を形成する。次に、Ｎ
チャネルＭＯＳトランジスタのソース／ドレイン領域の
形成、およびゲート電極１０５ａ中への不純物の注入を
行うために、フォトレジストを塗布し、ＮチャネルＭＯ
Ｓトランジスタを形成する領域に相当する部分に開口部
を形成するようにパターニングする。次に、イオン注入
法でヒ素などのＮ型不純物を注入し、高濃度のＮ型拡散
層であるソース／ドレイン領域１０７ａ，１０７ｂをそ
れぞれ形成するとともに、前記ゲート電極１０５ａに不
純物を導入し、その後、前記フォトレジストを除去す
る。
【００５３】同様に、ＰチャネルＭＯＳトランジスタの
ソース／ドレイン領域の形成、およびゲート電極１０５
ｂ中への不純物の注入を行うために、フォトレジストを
塗布し、ＰチャネルＭＯＳトランジスタを形成する領域
に相当する部分に開口部を形成するようにパターニング
する。次に、イオン注入法でホウ素などのＰ型不純物を
注入し、高濃度のＰ型拡散層であるソース／ドレイン領
域１０７ｃ，１０７ｄをそれぞれ形成するとともに、前
記ゲート電極１０５ｂに不純物を導入し、その後、前記
フォトレジストを除去する。次に、注入した不純物の活
性化を行うために、窒素雰囲気中で熱処理する（図１
１）。
ソース／ドレイン領域の形成、およびゲート電極１０５
ｂ中への不純物の注入を行うために、フォトレジストを
塗布し、ＰチャネルＭＯＳトランジスタを形成する領域
に相当する部分に開口部を形成するようにパターニング
する。次に、イオン注入法でホウ素などのＰ型不純物を
注入し、高濃度のＰ型拡散層であるソース／ドレイン領
域１０７ｃ，１０７ｄをそれぞれ形成するとともに、前
記ゲート電極１０５ｂに不純物を導入し、その後、前記
フォトレジストを除去する。次に、注入した不純物の活
性化を行うために、窒素雰囲気中で熱処理する（図１
１）。
【００５４】（２）次に、ゲート電極１０５ａ，１０５
ｂ（１０５）およびソース／ドレイン領域１０７ａ，１
０７ｂ，１０７ｃ，１０７ｄ（１０７）の各表面に存在
する自然酸化膜等を除去した後、前記ゲート電極１０５
およびソース／ドレイン領域１０７の各表面を非晶質化
するために、アルゴンイオンを注入する。このときの加
速エネルギーは、ソース／ドレイン領域１０７の深さ
が、例えば０．２μｍで、アルゴンイオン注入後に８０
０〜９００℃で２０分間の熱処理を行うような場合、注
入されたアルゴンイオンにより形成された結晶欠陥、ま
たはその結晶欠陥が後続の熱処理によって回復する過程
で形成される結晶欠陥が、ソース／ドレイン領域１０７
の深さを越えないように、たとえば１５ｋｅＶ以下が望
ましい。このようにして、ゲート電極１０５ａ，１０５
ｂの各表面に非晶質領域１０８ａ，１０８ｃを形成し、
ＮチャネルＭＯＳトランジシタのソース／ドレイン領域
１０７ａ，１０７ｂおよびＰチャネルＭＯＳトランジシ
タのソース／ドレイン領域１０７ｃ，１０７ｄの各表面
に非晶質領域１０８ｂおよび１０８ｄを形成する（図１
２）。
ｂ（１０５）およびソース／ドレイン領域１０７ａ，１
０７ｂ，１０７ｃ，１０７ｄ（１０７）の各表面に存在
する自然酸化膜等を除去した後、前記ゲート電極１０５
およびソース／ドレイン領域１０７の各表面を非晶質化
するために、アルゴンイオンを注入する。このときの加
速エネルギーは、ソース／ドレイン領域１０７の深さ
が、例えば０．２μｍで、アルゴンイオン注入後に８０
０〜９００℃で２０分間の熱処理を行うような場合、注
入されたアルゴンイオンにより形成された結晶欠陥、ま
たはその結晶欠陥が後続の熱処理によって回復する過程
で形成される結晶欠陥が、ソース／ドレイン領域１０７
の深さを越えないように、たとえば１５ｋｅＶ以下が望
ましい。このようにして、ゲート電極１０５ａ，１０５
ｂの各表面に非晶質領域１０８ａ，１０８ｃを形成し、
ＮチャネルＭＯＳトランジシタのソース／ドレイン領域
１０７ａ，１０７ｂおよびＰチャネルＭＯＳトランジシ
タのソース／ドレイン領域１０７ｃ，１０７ｄの各表面
に非晶質領域１０８ｂおよび１０８ｄを形成する（図１
２）。
【００５５】この工程では、前述したように、前記ゲー
ト電極１０５およびソース／ドレイン領域１０７の各表
面に、アルゴンイオンなどの特定のイオンをイオン注入
することによってシリコンの非晶質化を促進することが
重要である。ただし、このイオン注入によって、ソース
／ドレイン領域１０７を越える結晶欠陥、すなわち、ア
ルゴンなどの前記特定の原子イオンにより形成された結
晶欠陥、または前記結晶欠陥が後続の熱処理によって回
復する過程で形成される結晶欠陥が、前記ソース／ドレ
イン領域１０７より外側に越えないようにすることが望
ましい。その結果、ソース／ドレイン領域とウエル拡散
層との接合により発生するリーク電流を、非晶質化を目
的とした前記イオン注入を行わない場合と同じレベルに
することが可能となる。そのためには、アルゴンイオン
などのドナーあるいはアクセプタとして機能しない原子
イオンによるイオン注入時の加速エネルギーを、前記結
晶欠陥がソース／ドレイン領域の不純物拡散層の深さを
越えないような条件に設定することが望ましい。
ト電極１０５およびソース／ドレイン領域１０７の各表
面に、アルゴンイオンなどの特定のイオンをイオン注入
することによってシリコンの非晶質化を促進することが
重要である。ただし、このイオン注入によって、ソース
／ドレイン領域１０７を越える結晶欠陥、すなわち、ア
ルゴンなどの前記特定の原子イオンにより形成された結
晶欠陥、または前記結晶欠陥が後続の熱処理によって回
復する過程で形成される結晶欠陥が、前記ソース／ドレ
イン領域１０７より外側に越えないようにすることが望
ましい。その結果、ソース／ドレイン領域とウエル拡散
層との接合により発生するリーク電流を、非晶質化を目
的とした前記イオン注入を行わない場合と同じレベルに
することが可能となる。そのためには、アルゴンイオン
などのドナーあるいはアクセプタとして機能しない原子
イオンによるイオン注入時の加速エネルギーを、前記結
晶欠陥がソース／ドレイン領域の不純物拡散層の深さを
越えないような条件に設定することが望ましい。
【００５６】そして、この工程で特徴的なことは、非晶
質化のためのイオン注入にはドナーあるいはアクセプタ
として機能しない原子イオン、たとえばアルゴンイオン
が用いられるため、ＮチャネルおよびＰチャネルのＭＯ
Ｓトランジスタに対して同時に、つまりウエハ全面に対
してブランケットにイオン注入を行うことができ、カウ
ンタドープを避けるためのマスク形成工程を必要とせ
ず、ウエハ加工コストを削減することが可能となる。
質化のためのイオン注入にはドナーあるいはアクセプタ
として機能しない原子イオン、たとえばアルゴンイオン
が用いられるため、ＮチャネルおよびＰチャネルのＭＯ
Ｓトランジスタに対して同時に、つまりウエハ全面に対
してブランケットにイオン注入を行うことができ、カウ
ンタドープを避けるためのマスク形成工程を必要とせ
ず、ウエハ加工コストを削減することが可能となる。
【００５７】（３）次に、スパッタ法を用いてシリサイ
ドを形成しうる金属層、たとえばチタン，コバルト，ニ
ッケル，タンタルまたは白金、あるいはこれらの合金か
らなる金属層１０９を形成し（図１３）、ランプアニー
ラーを用いて熱処理を行い、ゲート電極１０５ａ，１０
５ｂの各表面に金属シリサイド層１１０ａ，１１０ｃを
形成し、ＮチャネルＭＯＳトランジシタのソース／ドレ
イン領域１０７ａ，１０７ｂおよびＰチャネルＭＯＳト
ランジシタのソース／ドレイン領域１０７ｃ，１０７ｄ
の各表面に金属シリサイド層１１０ｂおよび１１０ｄを
セルフアライメントで形成する。ついで、選択性エッチ
ングを行い、サイドウォールスペーサー１０６および素
子分離領域１０３上の未反応金属層を除去する（図１
４）。
ドを形成しうる金属層、たとえばチタン，コバルト，ニ
ッケル，タンタルまたは白金、あるいはこれらの合金か
らなる金属層１０９を形成し（図１３）、ランプアニー
ラーを用いて熱処理を行い、ゲート電極１０５ａ，１０
５ｂの各表面に金属シリサイド層１１０ａ，１１０ｃを
形成し、ＮチャネルＭＯＳトランジシタのソース／ドレ
イン領域１０７ａ，１０７ｂおよびＰチャネルＭＯＳト
ランジシタのソース／ドレイン領域１０７ｃ，１０７ｄ
の各表面に金属シリサイド層１１０ｂおよび１１０ｄを
セルフアライメントで形成する。ついで、選択性エッチ
ングを行い、サイドウォールスペーサー１０６および素
子分離領域１０３上の未反応金属層を除去する（図１
４）。
【００５８】以上述べたように、本実施の形態において
も、前記実施の形態と同様に、シリサイドを形成しうる
金属層を形成する工程（３）より前に、多結晶シリコン
からなるゲート電極１０５、およびＮ型またはＰ型不純
物拡散層からなるソース／ドレイン領域１０７ａ，１０
７ｂ，１０７ｃ，１０７ｄの各表面に、ドナーあるいは
アクセプタとして機能しない特定の原子イオンをイオン
注入によって注入して、前記各表面を非晶質化する工程
（２）を有することにより、前記ゲート電極１０５、お
よびＮ型またはＰ型不純物拡散層からなるソース／ドレ
イン領域１０７ａ，１０７ｂ，１０７ｃ，１０７ｄを構
成するシリコンの反応性を高め、シリサイド化をより確
実に行うことができる。したがって、素子の微細化に伴
いゲート電極および不純物拡散層の幅が細くなった場
合、ならびに前記ソース／ドレイン領域の深さが小さく
なった場合においても、金属シリサイド層のシート抵抗
の上昇を抑制するとともに、ソース／ドレイン領域に含
まれるＮ型またはＰ型の不純物の濃度に影響を与えるこ
となく、良好な金属シリサイド層を得ることができる。
また、注入するイオン種が、ヒ素やリン、ＢＦ2といっ
たＮ型あるいはＰ型の不純物でないアルゴンなどである
ため、Ｎ型あるいはＰ型の不純物に対してカウンタード
ープとなることはない。
も、前記実施の形態と同様に、シリサイドを形成しうる
金属層を形成する工程（３）より前に、多結晶シリコン
からなるゲート電極１０５、およびＮ型またはＰ型不純
物拡散層からなるソース／ドレイン領域１０７ａ，１０
７ｂ，１０７ｃ，１０７ｄの各表面に、ドナーあるいは
アクセプタとして機能しない特定の原子イオンをイオン
注入によって注入して、前記各表面を非晶質化する工程
（２）を有することにより、前記ゲート電極１０５、お
よびＮ型またはＰ型不純物拡散層からなるソース／ドレ
イン領域１０７ａ，１０７ｂ，１０７ｃ，１０７ｄを構
成するシリコンの反応性を高め、シリサイド化をより確
実に行うことができる。したがって、素子の微細化に伴
いゲート電極および不純物拡散層の幅が細くなった場
合、ならびに前記ソース／ドレイン領域の深さが小さく
なった場合においても、金属シリサイド層のシート抵抗
の上昇を抑制するとともに、ソース／ドレイン領域に含
まれるＮ型またはＰ型の不純物の濃度に影響を与えるこ
となく、良好な金属シリサイド層を得ることができる。
また、注入するイオン種が、ヒ素やリン、ＢＦ2といっ
たＮ型あるいはＰ型の不純物でないアルゴンなどである
ため、Ｎ型あるいはＰ型の不純物に対してカウンタード
ープとなることはない。
【００５９】以上、本発明を実施の形態に基づいて説明
したが、本発明は上記実施の形態に限定されることな
く、その要旨を逸脱しない範囲で種々の変更が可能であ
ることは言うまでもない。
したが、本発明は上記実施の形態に限定されることな
く、その要旨を逸脱しない範囲で種々の変更が可能であ
ることは言うまでもない。
【００６０】
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法の一工程を模式的に示す断面図である。
の製造方法の一工程を模式的に示す断面図である。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造方法の一工程を模式的に示す断面図である。
の製造方法の一工程を模式的に示す断面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造方法の一工程を模式的に示す断面図である。
の製造方法の一工程を模式的に示す断面図である。
【図４】本発明の第１の実施の形態にかかる半導体装置
の製造方法の一工程を模式的に示す断面図である。
の製造方法の一工程を模式的に示す断面図である。
【図５】図１〜図４に示す製造方法によって得られた半
導体装置を模式的に示す断面図である。
導体装置を模式的に示す断面図である。
【図６】本発明の第１の実施の形態にかかる半導体装置
のサンプルについて求めたＳＩＭＳのスペクトルを示す
図である。
のサンプルについて求めたＳＩＭＳのスペクトルを示す
図である。
【図７】本発明の第１の実施の形態にかかる半導体装置
のサンプルおよび比較用のサンプルについて求めた、ゲ
ート電極の金属シリサイド層の線幅とシート抵抗との関
係を比較して示す図である。
のサンプルおよび比較用のサンプルについて求めた、ゲ
ート電極の金属シリサイド層の線幅とシート抵抗との関
係を比較して示す図である。
【図８】本発明の第１の実施の形態にかかる半導体装置
のサンプルおよび比較用のサンプルについて求めた、ソ
ース／ドレイン領域の金属シリサイド層の線幅とシート
抵抗との関係を比較して示す図である。
のサンプルおよび比較用のサンプルについて求めた、ソ
ース／ドレイン領域の金属シリサイド層の線幅とシート
抵抗との関係を比較して示す図である。
【図９】アルゴンイオンの注入エネルギーと接合リーク
電流との関係を示す図である。
電流との関係を示す図である。
【図１０】サーマルウエーブ法によって得られたサーマ
ルウエーブシグナルと接合リーク電流との関係を示す図
である。
ルウエーブシグナルと接合リーク電流との関係を示す図
である。
【図１１】本発明の第２の実施の形態にかかる半導体装
置の製造方法の一工程を模式的に示す断面図である。
置の製造方法の一工程を模式的に示す断面図である。
【図１２】本発明の第２の実施の形態にかかる半導体装
置の製造方法の一工程を模式的に示す断面図である。
置の製造方法の一工程を模式的に示す断面図である。
【図１３】本発明の第２の実施の形態にかかる半導体装
置の製造方法の一工程を模式的に示す断面図である。
置の製造方法の一工程を模式的に示す断面図である。
【図１４】図１１〜図１３に示す製造方法によって得ら
れた半導体装置を模式的に示す断面図である。
れた半導体装置を模式的に示す断面図である。
１０１ シリコン基板 １０２ ウエル拡散層 １０３ 素子分離領域 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ サイドウォールスペーサー １０７ ソース／ドレイン領域 １０８ 非晶質領域 １０９ 金属層 １１０ 金属シリサイド層
Claims (7)
- 【請求項１】 半導体基板の上に、絶縁膜を介して形成
され、少なくともシリコンを含む導電層からなるゲート
電極、および、前記半導体基板中に形成され、ソース領
域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および前記不純物拡散層は表
面に金属シリサイド層を有するＭＯＳ素子を含み、 前記不純物拡散層は、ドナーあるいはアクセプタとなる
不純物の他に、イオン注入によって導入された、ドナー
あるいはアクセプタとして機能しない原子を含む、ＭＯ
Ｓ素子を含む半導体装置。 - 【請求項２】 請求項１において、 前記ドナーあるいはアクセプタとして機能しない原子
は、アルゴン，クリプトン，ネオン，ヘリウムおよびキ
セノンから選択される希ガスの少なくとも１種、あるい
はシリコン，ゲルマニウム，炭素およびスズから選択さ
れる少なくとも１種である、ＭＯＳ素子を含む半導体装
置。 - 【請求項３】 請求項１または２において、 前記ドナーあるいはアクセプタとして機能しない原子に
より形成された結晶欠陥、または前記結晶欠陥が後続の
熱処理によって回復する過程で形成される結晶欠陥が、
前記不純物拡散層の中に存在する、ＭＯＳ素子を含む半
導体装置。 - 【請求項４】 半導体基板の上に、絶縁膜を介して形成
され、少なくともシリコンを含む導電層からなるゲート
電極、および、前記半導体基板中に形成され、ソース領
域あるいはドレイン領域を構成する不純物拡散層を有
し、かつ、前記ゲート電極および不純物拡散層は表面に
金属シリサイド層を有するＭＯＳ素子を含む半導体装置
の製造方法であって、 （Ａ）前記半導体基板の上に、絶縁膜を介して、少なく
ともシリコンを含む導電層を形成する工程、 （Ｂ）前記半導体基板中にドナーあるいはアクセプタと
なる不純物を拡散して、ソース領域あるいはドレイン領
域を構成する不純物拡散層を形成する工程、 （Ｃ）少なくとも、前記導電層および前記不純物拡散層
の表面に、シリサイドを形成しうる金属層を形成する工
程、および （Ｄ）熱処理を行うことにより、前記金属層をシリサイ
ド化する工程、を含み、 前記金属層を形成する工程
（Ｃ）より前に、少なくとも、前記導電層および前記不
純物拡散層に、イオン注入によってドナーあるいはアク
セプタとして機能しない原子を注入する工程を含む、Ｍ
ＯＳ素子を含む半導体装置の製造方法。 - 【請求項５】 請求項４において、 前記ドナーあるいはアクセプタとして機能しない原子
は、アルゴン，クリプトン，ネオン，ヘリウムおよびキ
セノンから選択される希ガスの少なくとも１種、あるい
はシリコン，ゲルマニウム，炭素およびスズから選択さ
れる少なくとも１種である、ＭＯＳ素子を含む半導体装
置の製造方法。 - 【請求項６】 請求項４または５において、 前記ドナーあるいはアクセプタとして機能しない原子に
より形成された結晶欠陥、または前記結晶欠陥が後続の
熱処理によって回復する過程で形成される結晶欠陥が、
前記不純物拡散層の中に存在する、ＭＯＳ素子を含む半
導体装置の製造方法。 - 【請求項７】 請求項４〜６のいずれかにおいて、 前記イオン注入は、ＮチャネルおよびＰチャネルのＭＯ
Ｓ素子において、同時に行われる、ＭＯＳ素子を含む半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041522A JPH09321304A (ja) | 1996-03-22 | 1997-02-10 | Ｍｏｓ素子を含む半導体装置およびその製造方法 |
| US08/821,251 US6274447B1 (en) | 1996-03-22 | 1997-03-19 | Semiconductor device comprising a MOS element and a fabrication method thereof |
| KR1019970009724A KR100269061B1 (ko) | 1996-03-22 | 1997-03-21 | Mos소자를포함하는반도체장치및그제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-66006 | 1996-03-22 | ||
| JP6600696 | 1996-03-22 | ||
| JP9041522A JPH09321304A (ja) | 1996-03-22 | 1997-02-10 | Ｍｏｓ素子を含む半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321304A true JPH09321304A (ja) | 1997-12-12 |
Family
ID=26381162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041522A Withdrawn JPH09321304A (ja) | 1996-03-22 | 1997-02-10 | Ｍｏｓ素子を含む半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6274447B1 (ja) |
| JP (1) | JPH09321304A (ja) |
| KR (1) | KR100269061B1 (ja) |
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