JPH069213B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH069213B2 JPH069213B2 JP21457685A JP21457685A JPH069213B2 JP H069213 B2 JPH069213 B2 JP H069213B2 JP 21457685 A JP21457685 A JP 21457685A JP 21457685 A JP21457685 A JP 21457685A JP H069213 B2 JPH069213 B2 JP H069213B2
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- film
- gate electrode
- metal
- source
- drain
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、絶縁ゲート電界効果型トランジスタ（以下、
ＭＯＳトランジスタと称する）を集積して形成される半
導体装置の製造方法に関する。
ＭＯＳトランジスタと称する）を集積して形成される半
導体装置の製造方法に関する。
近年、集積回路の集積密度は年々増加している。集積回
路の集積度を増加させるには、回路を構成する素子の寸
法を小さくすることが必要である。ＭＯＳトランジスタ
の場合、寸法が小さくなり、特にチャネル長が短くなる
と、いわゆる短チャネル効果が生じ、しきい値電圧が著
しく低下することが知られている。この短チャネル効果
を防ぐ手段の一つとして、ソース，ドレインの拡散深さ
を浅くしてチャネル領域への空乏層の侵入を抑える方法
がある。しかしこのようにソース，ドレインの拡散深さ
を浅くすると、層抵抗が大きくなって回路動作上問題が
生じ、またいわゆる表面ブレークダウンによりｐｎ接合
の耐圧が低下し、電源電圧を高くすることができない。
また通常、ソース，ドレインと同時に拡散層配線が形成
されるが、この配線の抵抗も大きくなり、回路の動作速
度の減少をもたらす。
路の集積度を増加させるには、回路を構成する素子の寸
法を小さくすることが必要である。ＭＯＳトランジスタ
の場合、寸法が小さくなり、特にチャネル長が短くなる
と、いわゆる短チャネル効果が生じ、しきい値電圧が著
しく低下することが知られている。この短チャネル効果
を防ぐ手段の一つとして、ソース，ドレインの拡散深さ
を浅くしてチャネル領域への空乏層の侵入を抑える方法
がある。しかしこのようにソース，ドレインの拡散深さ
を浅くすると、層抵抗が大きくなって回路動作上問題が
生じ、またいわゆる表面ブレークダウンによりｐｎ接合
の耐圧が低下し、電源電圧を高くすることができない。
また通常、ソース，ドレインと同時に拡散層配線が形成
されるが、この配線の抵抗も大きくなり、回路の動作速
度の減少をもたらす。
この様な問題を解決する方法として、ソース，ドレイン
その他の拡散層表面及び多結晶シリコン膜からなるゲー
ト電極表面に選択的に金属シリサイド膜を形成する技術
が知られている。これは、必要なシリコン表面を露出さ
せた状態で基板全面に例えばＴｉなどの高融点金属膜を
被着し、熱処理を行って金属とシリコンを反応させてシ
リサイド膜を形成し、絶縁膜上の未反応の金属膜を除去
するものである。この場合、ＭＯＳトランジスタのソー
ス，ドレイン領域上の金属シリサイド膜とゲート電極上
の金属シリサイド膜が自動的に分離して形成されるよう
に、金属膜を被着する前に予めゲート電極側壁部に選択
的に絶縁膜を形成しておくことが行われる。これによ
り、ソース，ドレインその他の拡散層及びゲート電極上
に自己整合的に金属シリサイド膜を形成して、それらの
領域の層抵抗を小さいものとすることができる。
その他の拡散層表面及び多結晶シリコン膜からなるゲー
ト電極表面に選択的に金属シリサイド膜を形成する技術
が知られている。これは、必要なシリコン表面を露出さ
せた状態で基板全面に例えばＴｉなどの高融点金属膜を
被着し、熱処理を行って金属とシリコンを反応させてシ
リサイド膜を形成し、絶縁膜上の未反応の金属膜を除去
するものである。この場合、ＭＯＳトランジスタのソー
ス，ドレイン領域上の金属シリサイド膜とゲート電極上
の金属シリサイド膜が自動的に分離して形成されるよう
に、金属膜を被着する前に予めゲート電極側壁部に選択
的に絶縁膜を形成しておくことが行われる。これによ
り、ソース，ドレインその他の拡散層及びゲート電極上
に自己整合的に金属シリサイド膜を形成して、それらの
領域の層抵抗を小さいものとすることができる。
しかしながらこの従来技術においては、金属シリサイド
膜形成のために７００℃以上の高温の熱処理を必要とす
る。この様な高温の熱処理を行うと、金属シリサイド膜
は露出したシリコン面から絶縁膜上にまではい上がる形
で成長し、ソース，ドレイン領域上の金属シリサイド膜
とゲート電極上の金属シリサイド膜が短絡するという不
良がしばしば発生する。この対策として、まず５００〜
５５０℃の低温で熱処理を行ない、次いで７００℃程度
の高温熱処理を行う二段階熱処理法が提案されている。
これにより金属シリサイド膜の横方向成長がある程度抑
制される。しかしこの方法でも、やはり７００℃程度の
熱処理は必要であり、金属シリサイド膜の横方向成長の
防止は完全ではなく、また金属膜表面が酸化したり、金
属膜が反応してはいけない絶縁膜と反応してしまう、等
の問題が残る。
膜形成のために７００℃以上の高温の熱処理を必要とす
る。この様な高温の熱処理を行うと、金属シリサイド膜
は露出したシリコン面から絶縁膜上にまではい上がる形
で成長し、ソース，ドレイン領域上の金属シリサイド膜
とゲート電極上の金属シリサイド膜が短絡するという不
良がしばしば発生する。この対策として、まず５００〜
５５０℃の低温で熱処理を行ない、次いで７００℃程度
の高温熱処理を行う二段階熱処理法が提案されている。
これにより金属シリサイド膜の横方向成長がある程度抑
制される。しかしこの方法でも、やはり７００℃程度の
熱処理は必要であり、金属シリサイド膜の横方向成長の
防止は完全ではなく、また金属膜表面が酸化したり、金
属膜が反応してはいけない絶縁膜と反応してしまう、等
の問題が残る。
本発明は上記した点に鑑みなされたもので、ソース，ド
レインその他の拡散層及びゲート電極上に確実に自己整
合された金属シリサイド膜を形成してこれらの低抵抗化
を可能とした半導体装置の製造方法を提供することを目
的とする。
レインその他の拡散層及びゲート電極上に確実に自己整
合された金属シリサイド膜を形成してこれらの低抵抗化
を可能とした半導体装置の製造方法を提供することを目
的とする。
本発明者は高融点金属のシリサイド化反応について実験
を重ねた結果、窒素（Ｎ）を混入させた金属膜を用いた
場合にシリサイド化反応を大幅に低温化できる、という
事実を発見した。例えばＴｉ膜をスパッタ法により形成
する場合、アルゴン（Ａｒ）ガス中のＮ２ガス混入率を
変化させることにより、Ｔｉ膜中にＮが混入した状態か
ら窒化チタン（ＴｉＮ）としての化合物膜まで種々の特
性をもった膜が得られる。第２図はスパッタリングガス
中のＡｒとＮ２の分圧比と生成された膜の抵抗及び構造
を示したものである。Ｎ２分圧がゼロから増加するにつ
れて膜抵抗が増加する領域の膜は、Ｔｉに単にＮ原子が
混入しただけで化合物になっていない状態の膜である。
更にＮ２分圧を増加していくと、生成される膜は化合物
である窒化チタン（ＴｉＮ）膜となって低抵抗となる。
低抵抗となる前の状態の膜をここではＮ原子が混入した
膜、即ちＴｉ（Ｎ）と表わす。そして本発明者は上述の
Ｔｉ（Ｎ）膜を用いてシリコンとの反応実験を行った結
果、Ｔｉ（Ｎ）膜では３５０℃という低温でもシリサイ
ドが生成されることが明らかになった。Ｎを含まないＴ
ｉ膜は４５０℃の熱処理でシリコンとの反応が開始する
が、これにより生成されるシリサイドはチタンモノシリ
サイド（ＴｉＳｉ）であって、これは不安定で高抵抗の
物質である。これに対してＴｉ（Ｎ）膜は３５０℃とい
う低温でかつ短時間の熱処理によって安定なチタンダイ
シリサイド（ＴｉＳｉ２）を形成する。更にＴｉ（Ｎ）
膜を用いたシリサイド化反応は低温で可能であることか
ら、フィールド酸化膜等の絶縁膜との反応が防止でき、
Ｔｉ（Ｎ）膜表面の酸化速度も遅く、またシリサイド膜
の横方向成長も抑制することができる。
を重ねた結果、窒素（Ｎ）を混入させた金属膜を用いた
場合にシリサイド化反応を大幅に低温化できる、という
事実を発見した。例えばＴｉ膜をスパッタ法により形成
する場合、アルゴン（Ａｒ）ガス中のＮ２ガス混入率を
変化させることにより、Ｔｉ膜中にＮが混入した状態か
ら窒化チタン（ＴｉＮ）としての化合物膜まで種々の特
性をもった膜が得られる。第２図はスパッタリングガス
中のＡｒとＮ２の分圧比と生成された膜の抵抗及び構造
を示したものである。Ｎ２分圧がゼロから増加するにつ
れて膜抵抗が増加する領域の膜は、Ｔｉに単にＮ原子が
混入しただけで化合物になっていない状態の膜である。
更にＮ２分圧を増加していくと、生成される膜は化合物
である窒化チタン（ＴｉＮ）膜となって低抵抗となる。
低抵抗となる前の状態の膜をここではＮ原子が混入した
膜、即ちＴｉ（Ｎ）と表わす。そして本発明者は上述の
Ｔｉ（Ｎ）膜を用いてシリコンとの反応実験を行った結
果、Ｔｉ（Ｎ）膜では３５０℃という低温でもシリサイ
ドが生成されることが明らかになった。Ｎを含まないＴ
ｉ膜は４５０℃の熱処理でシリコンとの反応が開始する
が、これにより生成されるシリサイドはチタンモノシリ
サイド（ＴｉＳｉ）であって、これは不安定で高抵抗の
物質である。これに対してＴｉ（Ｎ）膜は３５０℃とい
う低温でかつ短時間の熱処理によって安定なチタンダイ
シリサイド（ＴｉＳｉ２）を形成する。更にＴｉ（Ｎ）
膜を用いたシリサイド化反応は低温で可能であることか
ら、フィールド酸化膜等の絶縁膜との反応が防止でき、
Ｔｉ（Ｎ）膜表面の酸化速度も遅く、またシリサイド膜
の横方向成長も抑制することができる。
以上のような特性を有するＴｉ（Ｎ）膜の形成は、上述
したスパッタ法の他、Ｔｉ膜を形成した後これにイオン
注入によりＮを混入させる方法によってもよい。
したスパッタ法の他、Ｔｉ膜を形成した後これにイオン
注入によりＮを混入させる方法によってもよい。
以上のような知見に基き本発明では、ＭＯＳ型半導体装
置のソース，ドレインその他の拡散層及びゲート電極に
選択的にシリサイド膜を形成する方法として、化合物を
形成しない状態でＮを含む金属膜を形成し、これを熱処
理してシリサイド膜を形成するようにしたことを特徴と
する。
置のソース，ドレインその他の拡散層及びゲート電極に
選択的にシリサイド膜を形成する方法として、化合物を
形成しない状態でＮを含む金属膜を形成し、これを熱処
理してシリサイド膜を形成するようにしたことを特徴と
する。
本発明によれば、低温かつ短時間の熱処理で金属のシリ
サイド膜を形成することができる。従ってシリサイド膜
の横方向成長を抑制して、ソース，ドレインその他の拡
散層及びゲート電極上に完全に自己整合されたシリサイ
ド膜を得ることができる。これにより、ソース，ドレイ
ンなどの低抵抗化のためのシリサイド化工程を単純化す
ることができる。また熱処理が低温かつ短時間で済むこ
とから、金属と絶縁膜との無用な反応を抑制することが
でき、金属膜表面の酸化も防止することができる。更に
熱処理による拡散層の拡散深さ増加も抑止することがで
きる。
サイド膜を形成することができる。従ってシリサイド膜
の横方向成長を抑制して、ソース，ドレインその他の拡
散層及びゲート電極上に完全に自己整合されたシリサイ
ド膜を得ることができる。これにより、ソース，ドレイ
ンなどの低抵抗化のためのシリサイド化工程を単純化す
ることができる。また熱処理が低温かつ短時間で済むこ
とから、金属と絶縁膜との無用な反応を抑制することが
でき、金属膜表面の酸化も防止することができる。更に
熱処理による拡散層の拡散深さ増加も抑止することがで
きる。
以下本発明の実施例を説明する。
第１図（ａ）〜（ｆ）は一実施例のＭＯＳトランジスタ
部の製造工程を示す。まず通常の工程に従って、（ａ）
に示すように、ｐ型シリコン基板１にフィールド絶縁膜
２を形成し、ゲート酸化膜３を介してリンドープ・多結
晶シリコン膜によるゲート電極４を形成し、このゲート
電極４をマスクとして例えばＡｓをイオン注入してｎ＋
型のソース，ドレイン領域５，６を形成する。図では省
略したが、配線層となるｎ＋型層もソース，ドレイン領
域５，６と同時に形成する。この後（ｂ）に示すよう
に、基板全面に絶縁膜として例えばＣＶＤ法による３０
００Åのシリコン酸化膜７を堆積する。そして異方性の
ドライエッチング法、例えばリアクティブ・イオン・エ
ッチングまたはスパッタ・エッチング等により酸化膜７
をその膜厚分エッチングして、（ｃ）に示すようにゲー
ト電極４の側壁部にのみ酸化膜７を残す。こうしてソー
ス，ドレイン領域５，６及びゲート電極４の表面が露出
した状態が得られる。この後（ｄ）に示すように、基板
全面に窒素を混入させたＴｉ膜、即ちＴｉ（Ｎ）膜８を
約５００Å形成する。このＴｉ（Ｎ）膜８の形成は、Ａ
ｒとＮ２の混合ガス中でのスパッタリングにより、また
は純粋なＴｉ膜を形成した後これにＮをイオン注入する
ことにより行う。そしてこの基板を、例えば４５０℃の
Ｎ２雰囲気中で熱処理して、Ｔｉ（Ｎ）膜８のうちシリ
コンと接する部分でシリサイド化反応を起こさせる。こ
れにより、（ｅ）に示すようにソース，ドレイン領域
５，６及びゲート電極４上にのみを選択的にチタンシリ
サイド膜９，１０及び１１を形成する。これらのシリサ
イド膜は約１０００Åとなる。この工程で反応せずに残
ったＴｉ（Ｎ）膜８は酸処理により除去する。以下通常
の工程により、（ｆ）に示すように、基板全面をＰＳＧ
膜１２で覆い、これにコンタクト孔を開けて必要なＡｌ
配線１３，１４を形成し、最後に保護膜としてＰＳＧ膜
１５を形成する。
部の製造工程を示す。まず通常の工程に従って、（ａ）
に示すように、ｐ型シリコン基板１にフィールド絶縁膜
２を形成し、ゲート酸化膜３を介してリンドープ・多結
晶シリコン膜によるゲート電極４を形成し、このゲート
電極４をマスクとして例えばＡｓをイオン注入してｎ＋
型のソース，ドレイン領域５，６を形成する。図では省
略したが、配線層となるｎ＋型層もソース，ドレイン領
域５，６と同時に形成する。この後（ｂ）に示すよう
に、基板全面に絶縁膜として例えばＣＶＤ法による３０
００Åのシリコン酸化膜７を堆積する。そして異方性の
ドライエッチング法、例えばリアクティブ・イオン・エ
ッチングまたはスパッタ・エッチング等により酸化膜７
をその膜厚分エッチングして、（ｃ）に示すようにゲー
ト電極４の側壁部にのみ酸化膜７を残す。こうしてソー
ス，ドレイン領域５，６及びゲート電極４の表面が露出
した状態が得られる。この後（ｄ）に示すように、基板
全面に窒素を混入させたＴｉ膜、即ちＴｉ（Ｎ）膜８を
約５００Å形成する。このＴｉ（Ｎ）膜８の形成は、Ａ
ｒとＮ２の混合ガス中でのスパッタリングにより、また
は純粋なＴｉ膜を形成した後これにＮをイオン注入する
ことにより行う。そしてこの基板を、例えば４５０℃の
Ｎ２雰囲気中で熱処理して、Ｔｉ（Ｎ）膜８のうちシリ
コンと接する部分でシリサイド化反応を起こさせる。こ
れにより、（ｅ）に示すようにソース，ドレイン領域
５，６及びゲート電極４上にのみを選択的にチタンシリ
サイド膜９，１０及び１１を形成する。これらのシリサ
イド膜は約１０００Åとなる。この工程で反応せずに残
ったＴｉ（Ｎ）膜８は酸処理により除去する。以下通常
の工程により、（ｆ）に示すように、基板全面をＰＳＧ
膜１２で覆い、これにコンタクト孔を開けて必要なＡｌ
配線１３，１４を形成し、最後に保護膜としてＰＳＧ膜
１５を形成する。
以上の実施例により得られたＭＯＳトランジスタは、ソ
ース，ドレイン及びゲート電極上に約１０００Åのチタ
ンシリサイド膜が形成されており、これらの部分が約１
Ω／□と低い抵抗を示した。そしてこの実施例によれ
ば、チタンシリサイド膜は横方向に成長することなく、
必要な領域にのみ確実に形成することができた。
ース，ドレイン及びゲート電極上に約１０００Åのチタ
ンシリサイド膜が形成されており、これらの部分が約１
Ω／□と低い抵抗を示した。そしてこの実施例によれ
ば、チタンシリサイド膜は横方向に成長することなく、
必要な領域にのみ確実に形成することができた。
なお本発明は上記実施例に限られるものではない。例え
ばシリサイド形成のための金属膜としてＴｉ（Ｎ）の他
に、Ｗ，Ｍｏ，Ｔａ等の金属膜に窒素を導入したＷ
（Ｎ），Ｍｏ（Ｎ），Ｔａ（Ｎ）膜等を用いて同様に本
発明を実施することができる。
ばシリサイド形成のための金属膜としてＴｉ（Ｎ）の他
に、Ｗ，Ｍｏ，Ｔａ等の金属膜に窒素を導入したＷ
（Ｎ），Ｍｏ（Ｎ），Ｔａ（Ｎ）膜等を用いて同様に本
発明を実施することができる。
第１図（ａ）〜（ｆ）は本発明の一実施例のＭＯＳトラ
ンジスタ部の製造工程を示す図、第２図はスパッタリン
グによるＴｉ膜の抵抗とＮ２／Ａｒ分圧比の関係を示す
図である。 １…ｐ型シリコン基板、２…フィールド絶縁膜、３…ゲ
ート酸化膜、４…ゲート電極、５…ソース領域、６…ド
レイン領域、７…ＣＶＤ酸化膜、８…Ｔｉ（Ｎ）膜、
９，１０，１１…チタンシリサイド膜、１２…ＰＳＧ
膜、１３，１４…Ａｌ配線、１５…ＰＳＧ膜。
ンジスタ部の製造工程を示す図、第２図はスパッタリン
グによるＴｉ膜の抵抗とＮ２／Ａｒ分圧比の関係を示す
図である。 １…ｐ型シリコン基板、２…フィールド絶縁膜、３…ゲ
ート酸化膜、４…ゲート電極、５…ソース領域、６…ド
レイン領域、７…ＣＶＤ酸化膜、８…Ｔｉ（Ｎ）膜、
９，１０，１１…チタンシリサイド膜、１２…ＰＳＧ
膜、１３，１４…Ａｌ配線、１５…ＰＳＧ膜。
Claims (1)
- 【請求項１】シリコン基板にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て不純物をドープしてソース，ドレイン領域を形成する
工程と、前記ゲート電極の側壁部にのみ選択的に絶縁膜
を形成する工程と、この工程の後基板全面に金属窒化物
が形成されない程度に窒素が混入した金属膜を形成する
工程と、この工程の後熱処理を行って前記ソース，ドレ
イン領域及びゲート電極上の前記金属膜をシリコンと反
応させてソース，ドレイン領域及びゲート電極上に金属
シリサイド膜を形成する工程と、この工程で反応せずに
残された前記金属膜を除去する工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457685A JPH069213B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457685A JPH069213B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276560A JPS6276560A (ja) | 1987-04-08 |
| JPH069213B2 true JPH069213B2 (ja) | 1994-02-02 |
Family
ID=16658001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21457685A Expired - Lifetime JPH069213B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069213B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521297U (ja) * | 1991-09-03 | 1993-03-19 | 耕作 上田 | メガホン |
| KR0135163B1 (ko) * | 1993-12-16 | 1998-04-22 | 문정환 | 얕은 접합의 소오스/드레인영역과 실리사이드를 갖는 모스트랜지스터의 제조방법 |
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
| JPH0923005A (ja) * | 1995-07-06 | 1997-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH09153616A (ja) * | 1995-09-28 | 1997-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5116003B2 (ja) * | 2006-02-27 | 2013-01-09 | セイコーエプソン株式会社 | シリサイドの形成方法及び半導体装置の製造方法 |
-
1985
- 1985-09-30 JP JP21457685A patent/JPH069213B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ，２５［１２（１９８３−５）Ｐ．６３９８−６３９９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276560A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |