JP3044849B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくは、選択的にシリサイドを形成する
SALICIDE(Self−Aligned Sil
icide)プロセスに係わる。
【0002】
【従来の技術及び発明が解決しようとする課題】近年、
デバイスのプロセスルールがディープハーフミクロンレ
ベル以下になってくるとトランジスタのソース/ドレイ
ン領域の接合深さがさらに浅くなり、各種の問題が生じ
てくる。その一つにソース/ドレイン領域のシート抵抗
の増大がある(J.Electrochem.So
c.,SOLID−STATE SCIENCE AN
D TECHNOLOGY November1988
第2875頁参照)。従ってソース/ドレイン拡散層
を配線として用いるASIC(Application
Specific Integrated Circ
uit)等においては、この部分の配線抵抗を低抵抗化
する必要がある。そのために、ソース/ドレイン領域に
選択的にシリサイドを形成するSALICIDE(Se
lf−Aligned Silicide)プロセスの
研究が盛んに行われている(例えばJ.Electro
chem.Sos.,Vol.137,No.6,Ju
ne1990、第1914頁〜第1917頁に記載され
ている)。このようなSALICIDEを用いるシリサ
イドとしては、シリサイド中最も抵抗率の低いチタンシ
リサイド(TiSi2)が有望であると考えられてい
る。従来、ソース/ドレイン領域にシリサイドを形成す
る方法としては、図20に示すような方法が知られてい
る。この方法は、先ず、図20(A)に示すようなソー
ス領域1A,ドレイン領域1B,ゲート電極2,フィー
ルド酸化膜3等を形成したシリコン基板1上全面に、同
図(B)に示すように、チタン(Ti)膜4を堆積させ
る。次に、ランプアニールを施して、ソース領域1A及
びドレイン領域1B上にチタンシリサイド5を形成し
(同図(C))、次に、同図(D)に示すように、未反
応なチタン膜4を選択的に除去する。
【0003】ところで、LSIプロセスに適応するシリ
サイドの条件としては、900℃以上の耐熱性を有する
必要がある。これは、トランジスタ形成後のコンタクト
イオン注入後の活性化アニール等のプロセスで900℃
以上の高温アニールを施す必要があるためである。しか
し、上記した従来の方法で形成したチタンシリサイド
(TiSi2)は、900℃程度の高温プロセスで凝集
を起こし、シート抵抗が増大する(10Ω/□が300
Ω/□まで上昇する)問題を有している。
【0004】このような問題を解決する方法の一つとし
ては、特願平1−175105号明細書記載に係るTi
シリサイド形成プロセスとしてのSITOX(Sili
cidation Through Oxide)法が
創案されている。この方法は、薄いSi酸化膜を介して
TiとSiを反応させTiシリサイドを形成する方法で
ある。斯る方法で形成したシリサイド膜は、結晶粒径
が、通常の方法で形成したシリサイド膜と比較して一桁
程度大きくなり、これにより1100℃まで耐熱性が向
上することが1990年IEDM等で報告されている。
この方法の特徴は、Ti成膜前に、均一な薄いSi酸化
膜を形成することであり、この均一な酸化膜を通してシ
リサイド化反応を生じさせるものである。通常のプロセ
スは、不均一な自然酸化膜が存在するので、不均一なシ
リサイド化反応となる。よって、上記方法(SITOX
法)においても、Si基板を覆う均一な酸化膜を形成す
る必要がある。しかし、この酸化膜の膜厚が厚すぎると
下地Si基板からのSiの拡散は生じなくなりシリサイ
ドが形成できなくなる。図21は、酸化膜厚が7mm以
上ではシリサイドが形成できないため、シート抵抗が高
くなることを示している。このため、厚さが均一な薄い
酸化膜を制御性良く形成する必要がある。
【0005】しかしながら、実際のMOSトランジスタ
においては、ソース/ドレイン部は単結晶シリコンであ
るが、ゲート配線領域等は多結晶シリコンで形成してい
る場合が多く、このような構造において酸化を行なう
と、単結晶シリコンに対して多結晶シリコンの酸化は2
0%厚く酸化膜が形成されることが分っている。例え
ば、酸化炉中にドライO210l/minの流量におい
て1000℃で60分間酸化すると、単結晶シリコン上
には、500Åのシリコン酸化膜が形成され、多結晶シ
リコン上には600Åの酸化膜が形成される。このため
に、上記したSITOXプロセスを適用してもソース/
ドレイン領域(単結晶シリコン)は50Åの酸化に対し
て、例えばゲート配線部(多結晶シリコン)は60Åの
酸化膜厚となる。結果として、ソース/ドレイン部のみ
Tiシリサイドとなるがゲート配線部はシリサイド化反
応は伴わない。また、多結晶シリコンの酸化膜厚(ゲー
ト配線で50Åになるような酸化条件で酸化する)を見
込んで酸化しても、多結晶シリコンであるために不均一
な酸化となり、ゲート配線部のTiシリサイドは不均一
に形成されるという問題がある。例えば、図22(A)
は、多結晶シリコン領域6と単結晶シリコン領域7を備
えた基板8を示している。同図中6aは結晶粒界を示し
ている。このような構造において酸化させると同図
(B)に示すように、単結晶シリコン領域7及び多結晶
シリコン領域6に酸化膜9が形成される。この状態にお
いて、多結晶シリコンと酸化膜9との界面9aは不均一
で荒れた状態となっている。次に、同図(C)に示すよ
うに、Tiシリサイド10を形成しても多結晶シリコン
とTiシリサイド10との界面は荒れた状態となるた
め、膜厚は不均一となる。
【0006】本発明は、このような従来の問題点に着目
して創案されたものであって、多結晶シリコン上に均一
なTiシリサイド膜を形成できる半導体装置の製造方法
を得んとするものである。
【0007】
【課題を解決するための手段】そこで、本発明は、表面
に多結晶シリコン領域を有する、シリコン基板に対して
不活性物質をイオン注入して、所定深さまで非晶質シリ
コン層を形成し、次いで、酸化処理を施して上記非晶質
シリコン層の深さより浅くシリコン酸化膜を形成した
後、該シリコン酸化膜上にチタン膜を形成し、前記シリ
コン酸化膜を介して前記チタン膜とシリコンとを反応さ
せてチタンシリサイドを形成することを、その解決手段
としている。
【0008】
【作用】多結晶シリコンに不活性物質をイオン注入する
ことにより、所定の深さまで制御性良く非晶質シリコン
層を形成することができ、この非晶質シリコンには均一
な薄いシリコン酸化膜を制御性良く形成することが可能
となる。このため、このシリコン酸化膜を介してチタン
とシリコンを反応させることにより、多結晶シリコン上
でも均一なチタンシリサイド膜を形成することが可能と
なる。また、多結晶シリコン以外の単結晶シリコン上で
も同様の作用がある。
【0009】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。
【0010】(第1実施例)図1〜図8は、本発明の第
1実施例の工程を示す断面図である。
【0011】本実施例は、図1に示すように、シリコン
基板11に、周知の技術を用いて、素子分離領域にフィ
ールド酸化膜12、ゲート酸化膜13、多結晶シリコン
で成るゲート14、LDDイオン注入層16A,16
B、ゲートサイドウォール15を形成する。
【0012】次に、不活性物質であるアルゴンのイオン
(Ar+)をエネルギー10KeVでIe16/cm2
ドーズ量でイオン注入して、図2に示すように、単結晶
であるシリコン基板11のソース・ドレイン部及びゲー
ト14の表面から80Åの深さまでの領域を非晶質化さ
せ、非晶質シリコン層17A,17B及び非晶質シリコ
ン層14Aを形成する。
【0013】次に、850℃のドライ酸化処理(O2
量10l/min.10分間熱処理)を施して、図3に
示すように、表面より50Åの深さまでシリコン酸化膜
18A,18B及び14Bを形成する。この時、ゲート
14及びシリコン基板11の表面部は、上記工程で非晶
質化されているため、均一な膜厚の酸化膜(18A,1
8B,14B)が形成できる。
【0014】そして、図4に示すように、全面にチタン
膜19を堆積させる。この成膜条件は以下に示す通りで
ある。
【0015】 ○RFバイアス …50W ○DCパワー …1KW ○スパッタガス及びその流量 Ar …40SCCM ○堆積温度 …200℃ ○堆積速度 …200Å/min. その後、ラピッドサーマルアニール(RTA)をアルゴ
ン(Ar)雰囲気中で650℃の温度、30秒の時間で
行ない、チタンシリサイド膜20,21を形成する。そ
して、ウエハをアンモニア過水に10分間浸漬させるこ
とにより、未反応のチタン膜19を選択的にウェットエ
ッチングする(図5)。さらに、窒素(N2)雰囲気中
900℃、30秒のアニールを行ない、低抵抗で安定し
たチタンシリサイド膜20,21とする。
【0016】次いで、図6に示すように、チタンシリサ
イド20へ、例えばヒ素(As)を15KeV,3e1
5/cm2のドーズ量でイオン注入を行なう。さらに、
図7に示すように、CVDSiOで成る層間膜23を例
えば500Åの膜厚に堆積させる。この層間膜23の形
成条件は、以下に示す通りである。
【0017】 ○ガス及びその流量 シラン(SiH4) …250SCCM 酸素(O2) …250SCCM 窒素(N2) …100SCCM ○温度 …420℃ ○圧力 …100mTorr 次に、窒素(N2)雰囲気中で1100℃,10秒の短
時間アニールを行なう。これにより、チタンシリサイド
膜20,21の活性化を行なうのと同時に不純物の拡散
を行ないソース領域22A,ドレイン領域22Bを形成
する(図7)。これらチタンシリサイド膜20,20,
21は、ソース・ドレイン領域22A,22B上及びゲ
ート14上に、選択的に且つ均一に形成することができ
るため、シート抵抗の低減化(8Ω/口)が達成され
る。
【0018】なお、図8は、層間膜23にコンタクトホ
ールを開口し、アルミ電極24A,24Bを形成したも
のを示している。
【0019】(第2実施例)図9〜図19は、本発明の
第2実施例を示している。本実施例は、TFT(Thi
n Film Transistor)の形成に本発明
を適用したものであって、下層トランジスタを上記した
第1実施例の方法で図9に示す状態まで形成した後、ド
ライエッチングを行なって層間膜23にコンタクトホー
ル23Aを開口し、図10に示すように、ドレイン領域
側のチタンシリサイド膜20を露出させる。このエッチ
ング条件は、以下に示す通りである。
【0020】 ○エッチングガス及びその流量 C48 …50SCCM ○RFパワー …1200W ○圧力 …2Pa 次に、TFTを形成するために、N型の多結晶シリコン
(DOPOS)膜25を、図11に示すように、CVD
法を用いて全面に堆積させる。この多結晶シリコン膜2
5のCVD条件は、以下に示す通りである。
【0021】 ○ガス及びその流量 シラン(SiH4) …500SCCM ホスフィン(PH3) …0.35SCCM ヘリウム(He) …50SCCM ○圧力 …600mTorr ○温度 …580℃ 次に、図12に示すように、多結晶シリコン膜25表面
に、例えば、850℃、O2流量10l/minの酸化
処理を施してゲート酸化膜26を形成する。そして、こ
のゲート酸化膜26上に、TFTのゲートとなるN型の
多結晶シリコン膜を形成し、図13に示すように、多結
晶シリコン膜及びゲート酸化膜26をパターニングす
る。同図中27は、ゲートを示している。次に、全面に
イオン注入を例えばBF2,20KeV,Ie15/c
2の条件で施し、多結晶シリコン膜25のソース・ド
レイン領域をP型の導電型にする。
【0022】その後、図14に示すように、CVD法に
よりSiO2膜28を例えば4000Åの膜厚に堆積さ
せる。このCVDの条件は、以下に示す通りである。
【0023】 ○ガス及びその流量 シラン(SiH4) …250SCCM 酸素(O2) …250SCCM 窒素(N) …100SCCM ○温度 …420℃ ○圧力 …100mTorr 次に、ドライエッチングにより全面エッチバックを行な
い、図15に示すようにゲート27の側壁に、サイドウ
ォール28Aを形成する。このエッチバックの条件は、
例えば以下に示す通りである。
【0024】 ○エッチングガス及びその流量 C48 …50SCCM ○RFパワー …1200W ○圧力 …2Pa 次いで、Ar+イオンをエネルギー10KeVでIe1
6/cm2のドーズ量でイオン注入する。これにより、
図16に示すように、多結晶シリコン膜25表面及びゲ
ート27の表面から80Åの深さまでの領域を非晶質化
し(このときのArの多結晶シリコン中での最大原子濃
度の深さは80Åに存在している。これより、多結晶シ
リコン最表面から80Åの領域は非晶質な領域になって
いると考えられる。)非晶質シリコン層29,30を形
成する。
【0025】さらに、例えば、850℃、O2流量10
l/min、10分間のドライ酸化を施し、50Åの厚
さのシリコン酸化膜31,32を非晶質シリコン層2
9,30の上部に形成する(図17)。このとき、多結
晶シリコン膜の表面層はすべて非晶質化しているため
に、均一な膜厚のシリコン酸化膜31,32が形成でき
る。さらに、図17に示すように、チタン膜33を例え
ば膜厚300Åで全面に堆積させる。このチタン膜33
の成膜条件は、以下に示す通りである。
【0026】 ○RFバイアスー …50W ○DC(スパッタ)パワー …1kW ○スパッタガス及びその流量 Ar …40SCCM ○圧力 …0.4Pa ○堆積温度 …200℃ ○成膜速度 …600Å/min 次に、ラピッドサーマルアニール(RTA)を、Ar中
650℃,30秒の条件で行なって、図18に示すよう
に、チタンシリサイド膜34,35を形成する。その
後、アンモニア過水で10分間の浸漬を行ない未反応な
チタン膜を選択的に除去する。さらに、窒素雰囲気中9
00℃、30秒のアニールを行ない、低抵抗の安定した
チタンシリサイド膜34,35とする。
【0027】その後、図19に示すように、CVD法に
て例えば膜厚5000Åの層間膜36を堆積させる。こ
のCVD条件は、以下に示す通りである。
【0028】 ○ガス及びその流量 シラン(SiH) …250SCCM 酸素(O2) …250SCCM 窒素(N2) …100SCCM ○温度 …420℃ ○圧力 …100mTorr その後、窒素雰囲気中1100℃,10秒の短時間アニ
ールを行ない、これにより、多結晶シリコン及びチタン
シリサイド膜の活性化を行なうのと同時に不純物の拡散
を行なう。なお、図19は、層間膜に窓開けを行ないア
ルミ電極37A,37Bを形成してなるMOSFETを
作成したものを示している。
【0029】上記各実施例においては、シリコン酸化膜
を形成する領域が非晶質化されているため、均一に酸化
を進行させることができる。従来のように、多結晶シリ
コンの酸化を深さ50Å程度まで行なった場合、結晶粒
を有しているので結晶粒界部と粒内部での酸化速度が異
なるため(粒界部は粒内部より20%速く酸化する)、
シリコン酸化膜界面に荒れを生じ、そのため結果として
チタンシリサイド/Si界面も荒れるが、本発明では、
上記したように、非晶質シリコン中を均一に酸化が進行
し、均一な膜厚のシリサイドを形成できる。
【0030】また、上記両実施例においては、アルミ電
極のコンタクト部をチタンシリサイドを用いているた
め、通常(従来)のシリサイドを用いない場合よりコン
タクト抵抗が低減する。さらに、ゲート電極にチタンシ
リサイドが形成されるため、素子の応答速度が20%程
度速くなる。
【0031】上記第2実施例において、図19に示すよ
うに、層間膜36、又は層間膜36と23とにコンタク
トホールを形成しアルミ電極37A,37Bを埋め込ん
だが、このとき、埋め込み易くするために、コンタクト
ホールにテーパを形成するプロセスとして、900℃程
度の高温アニールを施し、TFT上部の層間膜のリフロ
ーを行なった場合、本実施例では、SITOX−チタン
シリサイドを用いているため高温によるシリサイドの凝
集は発生せず、低抵抗を維持する。なお、通常の方法で
形成したチタンシリサイド膜では凝集が発生し、シリサ
イドは高抵抗となる。
【0032】以上、第1・第2実施例について説明した
が、本発明は、これらに限定されるものではなく、構成
の要旨に付随する各種の設計変更が可能である。
【0033】例えば、上記第1実施例においては、単結
晶シリコン基板上に多結晶シリコン領域を備えた構造
に、本発明を適用したが、多結晶シリコン基板上に単結
晶シリコン領域を有する場合に適用しても勿論よい。
【0034】
【発明の効果】以上の説明から明らかなように、本発明
によれば、単結晶シリコンや多結晶シリコン上に均一な
薄いシリコン酸化膜が形成できるようになり、これによ
り、均一な膜厚のチタンシリサイド膜を形成できる効果
がある。
【0035】また、本発明によれば、チタンシリサイド
膜が、例えば、後工程で高温熱処理を行なっても、その
抵抗値に変動が生ぜず、例えば最終的に形成するトラン
ジスタの接合領域上のシート抵抗及びコンタクト抵抗は
低抵抗(10Ω/口以下)を維持する効果がある。
【図面の簡単な説明】
【図1】本発明の第1実施例の工程を示す断面図。
【図2】本発明の第1実施例の工程を示す断面図。
【図3】本発明の第1実施例の工程を示す断面図。
【図4】本発明の第1実施例の工程を示す断面図。
【図5】本発明の第1実施例の工程を示す断面図。
【図6】本発明の第1実施例の工程を示す断面図。
【図7】本発明の第1実施例の工程を示す断面図。
【図8】本発明の第1実施例の工程を示す断面図。
【図9】本発明の第2実施例の工程を示す断面図。
【図10】本発明の第2実施例の工程を示す断面図。
【図11】本発明の第2実施例の工程を示す断面図。
【図12】本発明の第2実施例の工程を示す断面図。
【図13】本発明の第2実施例の工程を示す断面図。
【図14】本発明の第2実施例の工程を示す断面図。
【図15】本発明の第2実施例の工程を示す断面図。
【図16】本発明の第2実施例の工程を示す断面図。
【図17】本発明の第2実施例の工程を示す断面図。
【図18】本発明の第2実施例の工程を示す断面図。
【図19】本発明の第2実施例の工程を示す断面図。
【図20】従来例の断面図。
【図21】酸化膜の膜厚とシート抵抗との関係を示すグ
ラフ。
【図22】従来例の説明図。
【符号の説明】
11…シリコン基板、14…ゲート、14A…非晶質シ
リコン層、14B…シリコン酸化膜、17A,17B…
非晶質シリコン層、18A,18B…シリコン酸化膜、
19…チタン膜、20,21…チタンシリサイド膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−38823(JP,A) 特開 平2−139923(JP,A) 特開 昭63−117420(JP,A) 特開 昭62−33466(JP,A) 特開 平2−260630(JP,A) Tech.Dig.Int.Elec tron Devices Meet, Vol.1990(1990),pp.249−252 (58)調査した分野(Int.Cl.7,DB名) H01L 21/28

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 表面に多結晶シリコン領域を有する、シ
    リコン基板に対して不活性物質をイオン注入して所定深
    さまで非晶質シリコン層を形成し、次いで、酸化処理を
    施して上記非晶質シリコン層の深さより浅くシリコン酸
    化膜を形成した後、該シリコン酸化膜上にチタン膜を形
    成し、前記シリコン酸化膜を介して前記チタン膜とシリ
    コンとを反応させてチタンシリサイドを形成することを
    特徴とする半導体装置の製造方法。
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