JP3104067B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置特に超高速バイポーラトランジ
スタの製法に関する。

〔発明の概要〕

本発明の半導体装置の製法は、半導体基体上に形成し
たベース取出し電極用の半導体膜を、濃度ピーク位置が
半導体膜と半導体基体との界面近接となるようイオン注
入することにより非晶質化した後、固相成長し、活性領
域に対応する半導体膜及び基体表面のイオン注入部を同
一マスクで選択的に除去し、活性領域にベース領域及び
エミッタ領域を形成することにより、ベース抵抗の低抵
抗化を図り且つ工程の削減を図って高信頼性のある超高
速半導体装置の製造を可能にしたものである。

本発明の半導体装置の製法は、半導体基体上に形成し
たベース取出し電極用の半導体膜を、濃度ピーク位置が
半導体膜と半導体基体との界面近接となるようイオン注
入することにより非晶質化した後、固相成長し、活性領
域に対応する半導体膜及び基体表面のイオン注入部を同
一マスクで選択的に除去し、活性領域にリンクベース領
域を形成した後、ベース領域及びエミッタ領域を形成す
ることにより、ベース抵抗の低抵抗化を図り且つ工程の
削減を図って高信頼性のある超高速半導体装置の製造を
可能にしたものである。

本発明の半導体装置の製法は、半導体基体上にベース
取出し電極用の半導体膜を形成し、この半導体膜からの
不純物拡散で半導体基体の表面に外部ベース領域となる
拡散層を形成した後、半導体膜上に金属シリサイド層を
形成し、金属シリサイド層、半導体膜及び拡散層の活性
領域に対応する部分を選択的に除去し、活性領域にベー
ス領域及びエミッタ領域を形成することにより、ベース
抵抗の低抵抗化を図り且つ高信頼性のある超高速半導体
装置の製造を可能にしたものである。

本発明の半導体装置の製法は、半導体基体上に形成し
たベース取出し電極用の半導体膜をイオン注入により非
晶質化し、半導体膜の活性領域に対応する部分を選択的
に除去した後、半導体膜を固相成長し、活性領域にベー
ス領域及びエミッタ領域を形成することにより、ベース
抵抗の低抵抗化を図り且つ高信頼性のある超高速半導体
装置の製造を可能にしたものである。

〔従来の技術〕

従来、バイポーラトランジスタにおいて、ベース取出
し電極及びエミッタ取出し電極を多結晶シリコン膜で形
成し、エミッタ取出し用の多結晶シリコン膜からの不純
物拡散でセルフアライン的にベース領域及びエミッタ領
域を形成して成る超高速バイポーラトランジスタが提案
されている。

第４図は、この超高速バイポーラトランジスタの製法
例を示す。第４図Ａに示すように第１導電形例えばｐ形
のシリコン基板（１）の一主面に第２導電形即ちｎ形の
コレクタ埋込み領域（２）及びｐ形チャンネルストリッ
プ領域（３）を形成した後、ｎ形のエピタキシャル層
（４）を成長する。コレクタ埋込み領域（２）に達する
高濃度のｎ形コレクタ取出し領域（５）を形成し、この
コレクタ取出し領域（５）及び爾後ベース領域、エミッ
タ領域を形成するべき領域（4A）を除いて選択酸化によ
るフィールド絶縁膜（６）を形成する。次いで全面に薄
いSiO₂膜（７）を形成し、領域（4A）に対応する部分を
開口した後、CVD（化学気相成長）によりベース取出し
電極となる第１の多結晶シリコン膜（８）を形成し、こ
の多結晶シリコン膜（８）にｐ形不純物のボロンをドー
プする。しかる後第１のレジストマスク（９）を介して
このP⁺多結晶シリコン膜（８）をパターニングする。

次に、第４図Ｂに示すようにパターニングしたp⁺多結
晶シリコン膜（８）を含む全面にCVD法によりSiO₂膜（1
0）を被着形成した後、第２のレジストマスク（11）を
形成する。そして、このレジストマスク（11）を介して
真性ベース領域及びエミッタ領域を形成すべき活性領域
に対応する部分のSiO₂膜（10）及びp⁺多結晶シリコン膜
（８）を選択的にエッチング除去し、開口（13）を形成
すると共に、p⁺多結晶シリコン膜（８）からなるベース
取出し電極（12）を形成する。

次に、第４図Ｃに示すように、この開口（13）を通じ
てｐ形不純物のボロンをイオン注入し領域（4A）の面に
爾後形成する外部ベース領域と真性ベース領域とを接続
するためのリンクベース領域（14）を形成する。次いで
SiO₂膜をCVD法により被着形成した後、900℃程度の熱処
理でCVD SiO₂膜をデンシファイ（緻密化）する。この
ときの熱処理でp⁺多結晶シリコン膜のベース取出し電極
（12）からのボロン拡散で一部外部ベース領域（16）が
形成される。その後、エッチバックして開口（13）に臨
むベース取出し電極（12）の内壁にSiO₂によるサイドウ
ォール（15）を形成する。

次に、第４図Ｄに示すようにサイドウォール（15）で
規制された開口（17）に第２の多結晶シリコン膜（18）
をCVD法により形成し、多結晶シリコン膜（18）にｐ形
不純物（例えばＢ又はBF₂）をイオン注入しアニールし
て活性領域にｐ形真性ベース領域（19）を形成し、続い
てｎ形不純物（例えばヒ素）をイオン注入しアニールし
てｎ形エミッタ領域（20）を形成する。或は多結晶シリ
コン膜（18）にｐ形不純物及びｎ形不純物をイオン注入
した後、同時にアニールしてｐ形真性ベース領域（19）
及びｎ形エミッタ領域（20）を形成する。このベース及
びエミッタ形成時のアニール処理で同時にp⁺多結晶シリ
コンのベース取出し電極（12）からのボロン拡散で最終
的に外部ベース領域（16）が形成される。なお、真性ベ
ース領域（19）はリンクベース領域（14）より不純物濃
度は大きい。しかる後、コンタクトホールを形成し、メ
タル（例えばAl）によるベース電極（21）、コレクタ電
極（22）及びエミッタ電極（23）を形成する。この様に
して超高速バイポーラトランジスタ（24）が構成され
る。

〔発明が解決しようとする課題〕

ところで、上述のバイポーラトランジスタ（24）では
その高速化のために、ベース抵抗R_Bを低下させる事が望
ましく、従って、その為にはベース取出し電極（12）を
構成するP⁺多結晶シリコン膜（８）のシート抵抗ρ_Ｓが
低い程良いことになる。ベース取出し電極（12）のシー
ト抵抗ρ_Ｓを低減する方法として第４図Ｂの工程で多結
晶シリコン膜（８）をパターニングした後、多結晶シリ
コン膜（８）中にシリコン（Si⁺）をイオン注入して非
晶質化し、低温アニールで固相成長（いわゆるグレイン
成長）させてシート抵抗ρ_Ｓを低減させる方法がある。
この方法では、第５図に示すように多結晶シリコン膜
（８）と単結晶シリコン領域（4A）との界面付近にR
_P（濃度ピーク位置）がくる条件でSi⁺をイオン注入する
のが効果的であるが、このとき、領域（4A）中へもSi⁺
がイオン注入され、引き続き行うアニール処理で領域
（4A）に残留欠陥が発生するという問題があった。残留
欠陥があると、その後のベース、エミッタ拡散での不純
物異常拡散が生じ、ベース幅の不均一に基づく電流増幅
率h_FEのバラツキ、及び周波数特性f_Tのバラツキ、更に
はエミッタ領域が局部的にベース領域を突抜けてコレク
タ領域に達しリーク電流が増大する等トランジスタ特性
に影響し、超高速バイポーラトランジスタの信頼性の低
下、製造歩留の低下につながるものであった。

本発明は、上述の点に鑑み、残留欠陥による悪影響を
回避し、且つベース抵抗の低抵抗化を可能にした半導体
装置即ち超高速バイポーラトランジスタの製法を提供す
るものである。

〔課題を解決するための手段〕

本発明は、半導体基体（１）上に形成したベース取出
し電極用の半導体膜（８）を、濃度ピーク位置が半導体
膜（８）と半導体基体（１）との界面近傍となるようイ
オン注入により非晶質化した後、アニール処理して固相
成長し、次に活性領域に対応する半導体膜（８）及び基
体表面のイオン注入部を同一マスクで選択的に除去し、
活性領域にベース領域及びエミッタ領域を形成する。

本発明は、半導体基体（１）上に形成したベース取出
し電極用の半導体膜（８）を、濃度ピーク位置が半導体
膜（８）と半導体基体（１）との界面近傍となるようイ
オン注入により非晶質化した後、アニール処理して固相
成長し、次に活性領域に対応する半導体膜（８）及び基
体表面のイオン注入部を同一マスクで選択的に除去し、
活性領域にリンクベース領域を形成した後、ベース領域
及びエミッタ領域を形成する。

非晶質化するためのイオン注入物質としては、シリコ
ン半導体膜（８）の場合、Si,Ge等の中性元素を用いる
ことができる。

本発明は、半導体基体上にベース取出し電極用の半導
体膜（41）を形成し、この半導体膜（41）からの不純物
拡散で半導体基体の表面に外部ベース領域となる拡散層
（46）を形成した後、半導体膜（41）上に金属シリサイ
ド層（43）を形成し、金属シリサイド層（43）、半導体
膜（41）及び拡散層（46）の活性領域に対応する部分を
選択的に除去し、活性領域にベース領域及びエミッタ領
域を形成する。

本発明は、半導体基体上に形成したベース取出し電極
用の半導体膜（51）をイオン注入により非晶質化し、半
導体膜（51）の活性領域に対応する部分を選択的に除去
した後、半導体膜（51）を固相成長し、活性領域にベー
ス領域及びエミッタ領域を形成する。

〔作用〕

第１の発明においては、ベース取出し電極用の半導体
膜（８）にイオン注入して半導体膜（８）特にその半導
体基体（１）の界面近傍を非晶質化した後、アニール処
理して固相成長することにより、半導体膜（８）の多結
晶のグレインサイズが大きくなり、半導体膜（８）によ
るベース取出し電極のシート抵抗ρ_Ｓが低下し、結果と
してベース抵抗R_Bを低下させることができる。そして、
固相成長後に、活性領域に対応する半導体膜（８）と共
にその下の基体表面のイオン注入部（即ち欠陥部）を選
択的に除去してその活性領域にベース領域（19）及びエ
ミッタ領域（20）を形成するので、活性領域における残
留欠陥の発生が防止される。従って残留欠陥による不純
物異常拡散が防止され、リーク電流の発生、電流増幅率
h_FE、周波数特性f_Tのバラツキ等の半導体装置への悪影
響が回避される。活性領域に対応する半導体膜（８）及
び基体表面のイオン注入部を同一マスクで選択的に除去
することにより、製造工程を削除し、特に１回のパター
ニング工程で半導体膜（８）及びイオン注入を除去する
ことができる。従って、半導体装置の製造歩留りの向上
及び信頼性の向上、製造工程の簡素化が図れる。

第２の本発明においては、さらに、半導体膜（８）と
基体表面のイオン注入部を同一マスクで除去した後に、
活性領域にリンクベース領域を形成し、その後にベース
領域及びエミッタ領域を形成することにより、リンクベ
ース領域が後工程で欠損する心配がなくなり、即ち、リ
ンクベース領域と外部ベース領域、真性ベース領域との
接続関係に問題を起こすことなく、外部ベース領域と真
性ベース領域を確実に接続することが可能になる。

第３の本発明においては、ベース取出し電極用の半導
体膜（41）からの不純物拡散で半導体基体の表面に外部
ベース領域となる拡散層（46）を形成した後、半導体膜
（41）上に金属シリサイド層（43）を形成することによ
り、半導体膜（41）からの不純物拡散時に金属シリサイ
ド層（43）の影響を受けずに半導体膜（41）からの十分
な不純物拡散で高濃度の外部ベース領域となる拡散層
（46）が形成される。しかも、半導体膜（41）上に金属
シリサイド層（43）が形成されることによって、ベース
取出し電極のシート抵抗が低減する。その結果ベース抵
抗R_Sを低下させることができる。

第４の本発明においては、ベース取出し電極用の半導
体膜（51）を非晶質化し、この半導体膜（51）の活性領
域に対応する部分を選択的に除去した後、半導体膜（5
1）を固相成長することにより、活性領域に凹凸を形成
させることなく半導体膜（51）のグレインサイズを大き
くして低抵抗化を図ることができる。従って、活性領域
でのベース領域及びエミッタ領域形成後のエミッタ−ベ
ース接合は均一に形成される。

〔実施例〕

以下、図面を参照して本発明による超高速バイポーラ
トランジスタの製法の実施例を説明する。

第１図は本発明の一実施例を示し、第４図と対応する
部分には同一符号を付して重複説明を省略する。本例に
おいては、第１図Ａに示すようにｐ形のシリコン基板
（１）にｎ形埋込み領域（２）、ｐ形チャンネルストッ
プ領域（３）、ｎ形コレクタ取出し領域（５）、フィー
ルド絶縁膜（６）で分離されたエピタキシャル層による
領域（4A）を形成し、さらに表面に形成した薄いSiO₂膜
（７）の領域（4A）に対応した部分を開口した後、ベー
ス取出し電極となる第１の多結晶シリコン膜（８）をCV
D法で形成する。そして、この多結晶シリコン膜（８）
に例えばシリコンイオン（Si⁺）（31）をそのR_P（濃度
ピーク位置）が多結晶シリコン膜（８）と単結晶シリコ
ンの領域（4A）との界面近傍に来るようにイオン注入し
（例えばドーズ量〜10¹⁵cm^-2程度）、界面近傍を非晶質
化する。またこの多結晶シリコン膜（８）にｐ形不純物
例えばボロン（32）をそのR_Pが多結晶シリコン膜（８）
の膜厚の1/2〜2/3程度の深さになるようにイオン注入す
る。

次に、第１図Ｂに示すようにp⁺多結晶シリコン膜
（８）を第１のレジストマスク（図示せず）を介してパ
ターニングした後、700℃以下、１〜20時間例えば600
℃、５〜６時間の低温アニール処理を施して領域（4A）
のシリコンを種としてp⁺多結晶シリコン膜（８）を固相
成長する。この固相成長でp⁺多結晶シリコン膜（８）の
グレインサイズが大きくなりシート抵抗ρ_Ｓが低下す
る。

次に、第１図Ｃに示すように多結晶シリコン膜（８）
上を含む全面に絶縁膜例えばCVDによるSiO₂膜（10）を
被着形成した後に、第２のレジストマスク（11）を形成
する。

次に第１図Ｄに示すように第２のレジストマスク（1
1）を介してベース領域及びエミッタ領域が形成される
べき活性領域に対応する部分のSiO₂膜（10）及びp⁺多結
晶シリコン膜（８）を例えばRIE（反応性イオンエッチ
ング）を用いて選択的にエッチング除去すると共に、さ
らにその直下の領域（4A）表面のイオン注入部即ち非晶
質化のためのSi⁺（31）をイオン注入したときに生じた
イオン注入欠陥部を同時にエッチング除去する。ここ
で、多結晶シリコン膜（８）の膜厚が例えば1500Å程度
の場合には60KeVのエネルギーでSi⁺（31）がイオン注入
されるので領域（4A）表面のエッチングは800Å程度で
よい。又、多結晶シリコン膜（８）の膜厚が例えば1000
Å程度の場合には、40KeVのエネルギーでSi⁺（31）がイ
オン注入されるので、領域（4A）表面のエッチングは50
0Å程度でよい。この選択エッチングによりp⁺多結晶シ
リコン膜（８）からなるベース取出し電極（12）が形成
される。

次に、第１図Ｅに示すように、開口（13）を通じてｐ
形不純物例えばボロンをイオン注入し、領域（4A）の面
に外部ベース領域と真性ベース領域とを接続するための
ｐ形リンクベース領域（14）を形成する。次いで、サイ
ドウォール形成用として全面にCVD法によりSiO₂膜を被
着形成したのち、例えば900℃程度の熱処理でデンシフ
ァイ（緻密化）を行う。この熱処理時にp⁺多結晶シリコ
ンのベース取出し電極（12）からのボロン拡散で、一部
外部ベース領域（16）が形成される。しかる後、RIEを
行って開口（13）に臨む内壁面にSiO₂のサイドウォール
（15）を形成する。

次に、第１図Ｆに示すように、サイドウォール（15）
で規制された開口（17）にCVDにより最終的にエミッタ
取出し電極となる多結晶シリコン膜（18）を形成し、こ
の多結晶シリコン膜（18）にｐ形不純物例えばボロンを
イオン注入し800℃〜900℃のアニールを行いボロンを拡
散してベース領域（19）を形成し、続いて多結晶シリコ
ン膜（18）にｎ形不純物例えばヒ素をイオン注入し、80
0℃〜1000℃のアニールを行いヒ素を拡散してエミッタ
領域（20）を形成する。このベース、エミッタ形成のア
ニール処理で同時にベース取出し電極（12）からボロン
が拡散され、最終的な外部ベース領域（16）が形成され
る。しかる後、コンタクトホールを形成し、メタルによ
るベース電極（21）、コレクタ電極（22）及びエミッタ
電極（23）を形成する。

なお、ベース取出し電極（12）を構成するp⁺多結晶シ
リコン膜（８）の抵抗をさらに下げるために多結晶シリ
コン膜（８）の固相成長の後、例えばサイドウォール
（15）を形成した後に、例えば赤外ランプ光線等による
高温短時間（1050℃〜1150℃、数秒間）のアニールを施
して多結晶シリコン膜（８）中のボロンの活性化率を上
げるようになす。この様にして目的の超高速バイポーラ
トランジスタ（33）を得る。

上述の製法によれば、ベース取出し電極（12）となる
p⁺多結晶シリコン膜（８）にシリコン（Si⁺）（31）を
イオン注入して領域（14A）との界面近傍を非晶質化し
て後、低温アニールで固相成長することにより、p⁺多結
晶シリコン膜（８）のグレインサイズを大きくし、シー
ト抵抗ρ_Ｓの小さいベース取出し電極（12）を形成する
ことができ、その結果、ベース抵抗R_Bを低減できる。こ
のベース取出し電極（12）は膜厚1000Å程度に薄くして
もシート抵抗ρ_Ｓが小さいので、ベース取出し電極（1
2）及びSiO₂膜（10）との合計の厚さが薄くなり、この
ためエミッタコンタクト部での段差が小さくできエミッ
タ電極（17）（18）の段切れも回避できる。

一方第１図Ｄの工程で第２のレジストマスク（11）を
介してRIEにより活性領域に対応する部分のSiO₂膜（1
0）及び多結晶シリコン膜（８）を選択的にエッチング
除去するときに、同時に領域（4A）表面のイオン注入欠
陥部をもエッチング除去するので、活性領域表面には残
留欠陥が存在しなくなる。従って、その後、同一の多結
晶シリコン膜（18）からの不純物拡散でベース領域（1
9）及びエミッタ領域（20）を形成する際に、不純物の
異常拡散はなく、このためエミッタが局部的にベースを
突抜けてコレクタに短絡したり、ベース幅がばらついた
りすることがなく、リーク電流の発生、電流増幅率
h_FE、周波数特性f_T等のバラツキもなくなる。また、多
結晶シリコン膜（８）の固相成長後に、高温短時間アニ
ールによって多結晶シリコン膜（８）中のボロンの活性
化率を向上することにより、さらに多結晶シリコン膜
（８）のシート抵抗ρ_Ｓを低減することができる。

このように本例ではベース取出し電極（12）の低抵抗
化によるベース抵抗R_Bの低減と、残留欠陥及びそれに基
因する不純物異常拡散の発生防止とを両立させることが
できる。従って、より高速化された超高速バイポーラト
ランジスタを高信頼性をもって、且つ歩留りよく製造す
ることが可能となる。

次に、超高速バイポーラトランジスタにおいて、ベー
ス抵抗R_Bを低下させる他の方法として、ベース取出し電
極を前述のp⁺多結晶シリコン膜に代え多結晶シリコンと
シリサイドからなる所謂ポリサイド構造で形成する方法
が考えられる。シリサイド材料としては種々あるが、高
速Bi−CMOSへの適用を考慮するとMOSトランジスタのゲ
ート材料として実績のあるタングステンシリサイド（WS
ix）がプロセス互換性等の点から有利である。しかしな
がら、WSix/p⁺多結晶シリコン構造においては多結晶シ
リコン中のボロンが速やかにWSix中に拡散するため、前
述のp⁺多結晶シリコン膜（８）を単純にWSix/p⁺多結晶
シリコン構造に変更した場合、次のような問題点が生ず
る。即ち、WSix/p⁺多結晶シリコン構造のポリサイド膜
を形成した後、そのp⁺多結晶シリコン膜からのボロン拡
散でシリコン領域にp⁺外部ベース領域を形成するとき、
WSix膜中へのボロヒン拡散でp⁺多結晶シリコン膜中のボ
ロン濃度が低下し、p⁺多結晶シリコン膜からシリコン領
域中へのボロン拡散が抑制される。このため外部ベース
領域中のボロン濃度が低下してp⁺多結晶シリコン膜のシ
ート抵抗ρ_Ｓの増大、p⁺多結晶シリコン膜と外部ベース
領域のコンタクト抵抗の増大でベース抵抗R_Bが増大して
しまう。

第２図は、この点を改善したポリサイドのベース取出
し電極構造を有する超高速バイポーラトランジスタの製
法例を示す。但し、同図はベース取出し電極、外部ベー
ス領域、真性ベース領域及びエミッタ領域の構成部分の
みを示し、他の構成部は第１図と同様であるので省略す
る。

本例においては、第２図Ａに示すように、シリコン基
板即ちｎ形エピタキシャル層による領域（4A）上に多結
晶シリコン膜（41）を被着形成し、ｐ形不純物例えばボ
ロン（42）をイオン注入した後、第２図Ｂに示すように
アニール処理してp⁺多結晶シリコン膜（41）中のボロン
を拡散させて外部ベース領域となるp⁺拡散層（46）を形
成する。

その後、第２図Ｃに示すように、p⁺多結晶シリコン膜
（41）上にCVD法によってWSix膜（43）及びSiO₂膜（4
4）を順次被着形成し、レジストマスク（図示せず）を
介して活性領域即ちベース領域及びエミッタ領域を形成
すべき部分のSiO₂膜（44）、WSix膜（43）、p⁺多結晶シ
リコン膜（41）及びp⁺拡散層（46）をRIE法により選択
的にエッチング除去して開口（45）を形成する。このエ
ッチングでp⁺多結晶シリコン膜（41）及びWSix膜（43）
の２層構造によるベース取出し電極（12）とp⁺拡散層
（46）による外部ベース領域（16）が最終的に形成され
る。

次に、開口（45）を通してボロンをイオン注入にｐ形
のリンクベース領域（14）を形成した後、開口（45）の
内側壁にSiO₂によるサイドウォール（15）を形成し、さ
らにサイドウォール（15）をで規制された開口（17）を
含んで多結晶シリコン膜（18）を形成する。この多結晶
シリコン膜（18）に例えばボロンをイオン注入し、アニ
ールしてそのボロン拡散でｐ形の真性ベース領域（19）
を形成し、続いて多結晶シリコン膜（18）に例えばヒ素
をイオン注入し、アニールしてそのヒ素拡散でｎ形のエ
ミッタ領域（20）を形成し、第２図Ｄに示す超高速バイ
ポーラトランジスタ（47）を得る。

この製法によれば、予めp⁺多結晶シリコン膜（41）か
らｎ形領域（4A）中にボロンを拡散して外部ベース領域
となるp⁺拡散層（46）を形成した後、p⁺多結晶シリコン
膜（41）上にWSix膜（43）を形成するので、WSix膜（4
3）の影響を受けずにp⁺多結晶シリコン膜（41）からの
十分なボロン拡散で高濃度の外部ベース領域用のp⁺拡散
層（46）が形成される。即ち、従来のようなWSix膜の吸
取り効果によるp⁺多結晶シリコン膜（41）からのボロン
拡散の抑制が防止される。また、開口（45）を形成する
ためのSiO₂膜（44）、WSix膜（43）及びp⁺多結晶シリコ
ン膜（41）の選択エッチング時、同時に開口（45）に対
応する部分のp⁺拡散層（46）をエッチング除去するの
で、p⁺拡散層（46）が爾後のエミッタ・ベース接合に影
響を与えることがない。従って、外部ベース領域（16）
のボロン濃度の低下、p⁺シリコン膜（43）のシート抵抗
の増大が回避され、結果としてベース取出し電極（12）
をポリサイド膜で形成したことによるベース抵抗R_Bの低
減を実現することができ、この種の超高速バイポーラト
ランジスタのより高速化が可能となる。

前述した超高速バイポーラトランジスタでは、ベース
抵抗R_Bを下げるためにベース取出し電極の多結晶シリコ
ンのシート抵抗ρ_Ｓを下げることが重要であり、そのた
めに多結晶シリコンのグレインサイズを大きくする必要
がある。この目的達成の為に多結晶シリコンにシリコン
イオン（Si⁺）をイオン注入し、アニール処理してグレ
イン成長することが行なわれる。ところで、例えば前述
の第４図Ｄの構造の超高速バイポーラトランジスタを作
成するためには第４図Ｂ工程後にSiO₂膜（10）及びp⁺多
結晶シリコン膜（８）を選択エッチング加工する必要が
あるが、近年の加工寸法の微細化に伴いこの加工をドラ
イエッチングで行う必要がある。この場合、単結晶シリ
コンである領域（4A）上のp⁺多結晶シリコン膜（８）を
エッチング加工するので、一般的にエッチングの選択性
が得られず領域（4A）までエッチングされる。このと
き、p⁺多結晶シリコン膜（８）のグレインサイズが大き
いと領域（4A）にグレインサイズが転写され、第６図に
示すように大きな凹凸が生じてしまう。この凹凸領域に
ベース領域（19）及びエミッタ領域（20）を形成すると
出来上がった接合が不均一となり、即ちベース幅WB₁,WB
₂,WB₃が不均一となり、凹凸に基因するトランジスタ特
性のバラツキ、高周波特性への影響が問題となる。

第３図はこの点を改善した超高速バイポーラトランジ
スタの製法例を示す。但し、同図はベース取出し電極、
外部ベース領域、真性ベース領域及びエミッタ領域の構
成部分のみを示す。

本例においては、第３図Ａに示すようにシリコン基板
即ちｎ形エピタキシャル層による領域（4A）上に575℃
以下の低温CVD法により非晶質シリコン膜（51）を被着
形成し、この非晶質シリコン膜（51）にボロン（B⁺）
（52）をイオン注入し、さらにシリコン（Si⁺）（53）
をイオン注入して非晶質化する。

次に、第３図Ｂに示すように、p⁺非晶質シリコン膜
（51）上にCVD法によるSiO₂膜（54）を被着形成した後
に、レジストマスク（図示せず）を介してRIE法により
活性領域即ちベース領域及びエミッタ領域を形成すべき
部分のSiO₂膜（54）及びp⁺非晶質シリコン膜（51）を選
択的にエッチング除去して開口（55）を形成し、同時に
ベース取出し電極（12）を形成する。このとき、領域
（4A）までエッチングされるが、非晶質状態の為に凹凸
の転写は問題とならない。

次に、第３図Ｃに示すように低温アニール処理（例え
ば600℃、数時間）を行い、p⁺非晶質シリコン膜（51）
を固相成長してグレインサイズの大きいp⁺多結晶シリコ
ン膜（56）とする。

次に、第３図Ｄに示すように開口（55）を通じてボロ
ンをイオン注入してｐ形のリンクベース領域（14）を形
成した後、開口（55）の内側壁にSiO₂によるサイドウォ
ール（15）を形成し、さらにサイドウォール（15）によ
る開口（17）内に最終的にエミッタ取出し電極となる多
結晶シリコン膜（18）を形成する。この多結晶シリコン
膜（18）に例えばボロンをイオン注入しアニールしてそ
のボロン拡散でｐ形真性ベース領域（19）を形成し、続
いて多結晶シリコン膜（18）に例えばヒ素をイオン注入
しアニールしてそのヒ素拡散でｎ形エミッタ領域を形成
して超高速バイポーラトランジスタ（57）を得る。

この製法によれば、ベース取出し電極（12）となる多
結晶シリコン膜（56）を、最初非晶質状態で形成し、開
口（55）を形成した後固相成長させることにより、ベー
ス及びエミッタ形成部（即ち活性領域）に凹凸を形成さ
せることなく多結晶シリコン膜（56）のグレインサイズ
を大きくし低抵抗化を図ることができる。そして活性領
域が凹凸とならないので、真性ベース領域（19）及びエ
ミッタ領域（20）の形成後のエミッタ−ベース接合は均
一に形成される。従ってトランジスタ特性のバラツキ、
高周波特性への影響はなくなり、信頼性の高い超高速バ
イポーラトランジスタを製造することができる。

〔発明の効果〕

本発明によれば、半導体基体上に形成したベース取出
し電極用の半導体膜を、濃度ピーク位置が半導体膜と半
導体基体との界面近傍となるよう中性元素のイオン注入
により非晶質化した後に、アニール処理して固相成長
し、次に活性領域に対応する半導体膜及び基体表面のイ
オン注入部を選択的に除去し、活性領域にベース領域及
びエミッタ領域を形成することにより、ベース取出し電
極の低シート抵抗化を図ることができ、その結果ベース
抵抗を低減することができると共に、活性領域での残留
欠陥が解消されてトランジスタ特性、周波数特性のバラ
ツキを防止することができる。また、活性領域に対応す
る半導体膜及び基体表面のイオン注入部を同一のマスク
で選択的に除去することにより、製造工程の削減を図る
ことができる。従って、より高速化された超高速バイポ
ーラトランジスタを歩留り良く製造することができるも
のである。

本発明によれば、さらに、半導体膜と基体表面のイオ
ン注入部を同一のマスクで除去した後、リンクベース領
域を形成し、その後ベース領域及びエミッタ領域を形成
することにより、後工程でリンクベース領域が欠損する
心配がなくなり、確実に外部ベース領域と真性ベース領
域を接続することができる。

本発明によれば、ベース取出し電極用の半導体膜から
の不純物拡散で半導体基体の表面に外部ベース領域とな
る拡散層を形成した後、半導体膜上に金属シリサイド層
を形成することにより、半導体膜からの不純物拡散時に
金属シリサイド層の影響を受けずに半導体膜からの十分
な不純物拡散で高濃度の外部ベース領域となる拡散層を
形成することができ、しかも、半導体膜上に金属シリサ
イド層が形成されることによってベース抵抗R_Sを低減さ
せることができる。従って、より高速化を可能にした信
頼性の高い超高速バイポーラトランジスタを製造するこ
とができる。

本発明によれば、ベース取出し電極用の半導体膜を非
晶質化し、この半導体膜の活性領域に対応する部分を選
択的に除去した後に、半導体膜を固相成長することによ
り、活性領域に凹凸を形成させることなく半導体膜のグ
レインサイズを大きくして低抵抗化を図ることができ
る。そして、活性領域が凹凸とならないので、ベース領
域及びエミッタ領域形成後のエミッタ−ベース接合を均
一に形成することができる。従って、トランジスタ特性
のバラツキ、高周波数特性への影響はなくなり、信頼性
の高い超高速バイポーラトランジスタを製造することが
できる。

【図面の簡単な説明】

第１図Ａ〜Ｆは本発明に係る超高速バイポーラトランジ
スタの製法の一例を示す製造工程図、第２図Ａ〜Ｄは超
高速バイポーラトランジスタの製法の他の例を示す製造
工程図、第３図Ａ〜Ｄは超高速バイポーラトランジスタ
の製法のさらに他の例を示す製造工程図、第４図Ａ〜Ｄ
は従来の超高速バイポーラトランジスタの製法例を示す
製造工程図、第５図及び第６図は夫々問題点の説明に供
するイオン注入濃度分布図及び超高速バイポーラトラン
ジスタの要部の断面図である。 （１）はシリコン基板、（4A）はｎ形領域、（８）はp⁺
多結晶シリコン膜、（10）はSiO₂膜、（11）はレジスト
マスク、（12）はベース取出し電極、（14）はｐ形リン
クベース領域、（16）はp⁺外部ベース領域、（18）はエ
ミッタ取出し電極用の多結晶シリコン膜、（19）は真性
ベース領域、（20）はエミッタ領域である。

フロントページの続き (56)参考文献 特開 平１−181464（ＪＰ，Ａ) 特開 平１−216572（ＪＰ，Ａ) 特開 昭55−67131（ＪＰ，Ａ) 特開 昭60−24059（ＪＰ，Ａ) 特開 昭64−36071（ＪＰ，Ａ) 特開 昭61−40057（ＪＰ，Ａ) 特開 昭61−230367（ＪＰ，Ａ) 特開 昭63−36567（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 21/20 H01L 21/265 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体上に形成したベース取出し電極
   用の半導体膜を、濃度ピーク位置が該半導体膜と上記半
   導体基体との界面近傍となるようイオン注入することに
   より非晶質化した後、固相成長し、 活性領域に対応する上記半導体膜及び上記基体表面のイ
   オン注入部を同一マスクで選択的に除去し、 上記活性領域にベース領域及びエミッタ領域を形成する ことを特徴とする半導体装置の製法。
2. 【請求項２】半導体基体に形成したベース取出し電極用
   の半導体膜を、濃度ピーク位置が該半導体膜と上記半導
   体基体との界面近傍となるようイオン注入することによ
   り非晶質化した後、固相成長し、 活性領域に対応する上記半導体膜及び上記基体表面のイ
   オン注入部を同一マスクで選択的に除去し、 上記活性領域にリンクベース領域を形成した後、ベース
   領域及びエミッタ領域を形成する ことを特徴とする半導体装置の製法。
3. 【請求項３】半導体基体上にベース取出し電極用の半導
   体膜を形成し、 該半導体膜からの不純物拡散で上記半導体基体の表面に
   外部ベース領域となる拡散層を形成した後、 上記半導体膜上に金属シリサイド層を形成し、 上記金属シリサイド層、上記半導体膜及び上記拡散層の
   活性領域に対応する部分を選択的に除去し、 上記活性領域にベース領域及びエミッタ領域を形成する ことを特徴とする半導体装置の製法。
4. 【請求項４】半導体基体上に形成したベース取出し電極
   用の半導体膜をイオン注入により非晶質化し、 上記半導体膜の活性領域に対応する部分を選択的に除去
   した後、 上記半導体膜を固相成長し、 上記活性領域にベース領域及びエミッタ領域を形成する ことを特徴とする半導体装置の製法。