FR2625037A1 - Procede de fabrication d'un circuit integre a base de silicium - Google Patents

Abstract

La présente invention concerne un procédé de fabrication d'un circuit intégré. Ce procédé est caractérisé en ce qu'il comprend les étapes consistant à préparer une région 50 d'un substrat en silicium 10 dopée d'une manière prédéterminée et contenant des futures zones actives 200 et des futures zones de champ 100, à faire croître une mince couche d'un oxyde de haute qualité 410 sur le substrat 10, par dessus les futures zones actives 200 et les futures zones de champ 100, à déposer et doper une couche formant plaque 420, en silicium polycristallin à conductivité élevée, par dessus la couche mince d'oxyde 410, à graver, suivant un tracé, à la fois à travers la couche formant plaque de silicium polycristallin 420 et la mince couche d'oxyde 410, jusqu'au substrat 10, 50, dans les futures zones actives 200, afin de définir des zones actives, à faire croître une couche d'oxyde de porte 430.

Description

La présente invention concerne un procédé de traitement d'un circuit

intégré à base de silicium et en particulier de

circuits intégrés durcis par l'action d'un rayonnement.

Suivant la technique antérieure des régions de champ entre des transistors sont recouvertes de la manière habituelle au moyen d'une couche épaisse d'oxyde (dioxyde de silicium) formée par un procédé humide. Il est connu d'utiliser un implant de champ dans des zones comprises entre les transistors dans les techniques MOS ou CMOS. L'une des fonctions de l'implant de champ est la suppression de canaux de conduction parasites qui peuvent être formés entre des zones actives adjacentes. Une autre fonction d'un tel implant est la suppression de transistors parasites qui peuvent être formés à partir d'un canal parasite qui est exposé à un champ électrique provenant d'un conducteur ou bien sur lequel une certaine charge s'est accumulée dans une portion du silicium polycristallin ou de l'oxyde situé au-dessus de la région du

canal parasite.

La présente invention concerne un procédé de traitement du silicium pour produire des circuits intégrés avec un durcissement par rayonnement amélioré, qui supprime les transistors parasites en plaçant une "pseudoporte" par dessus une mince couche d'oxyde de haute qualité dans. des régions de champ entre des zones actives adjacentes et en polarisant la pseudo-porte de manière à supprimer la formation des

transistors parasites.

Une caractéristique de l'invention est que l'oxyde de champ est une couche mince semblable à un oxyde de porte, au

lieu d'être constitué par une couche épaisse.

Une autre caractéristique de l'invention est

l'élimination d'un implant de champ.

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L'invention a plus particulièrement pour objet un procédé de fabrication d'un circuit intégré caractérisé en ce

qu'il comprend les étapes consistant à préparer une région.

d'un substrat en silicium dopée d'une manière prédéterminée et contenant des futures zones actives et des futures zones de champ, à faire croître une mince couche d'un oxyde de haute qualité sur le substrat, par dessus les futures zones actives et les futures zones de champ, à déposer et doper une couche formant plaque, en silicium polycristallin à conductivité élevée, par dessus la couche mince d'oxyde, afin de former une plaque conductrice en silicium polycristallin isolée du substrat, par l'intermédiaire de la mince couche d'oxyde, dans les futures zones de champ, à graver, suivant un-tracé, à la fois à travers la couche formant plaque de silicium polycristallin et la mince couche d'oxyde, jusqu'au substrat, dans les futures zones actives, afin de définir des zones actives, à faire croître une couche d'oxyde de porte par dessus les zones actives, à former des transistors à effet de champ dans des emplacements sélectionnés dans les zones actives, à connecter la plaque en silicium polycristallin à une borne d'une source de potentiel ayant une valeur et une polarité prédéterminées de telle façon que cette plaque en silicium polycristallin puisse appliquer un champ électrique prédéterminé au substrat, afin de supprimer la formation de transistors parasites dans les futures zones de champ, et à connecter les transistors à effet de champ afin de former un

circuit intégré.

On décrira ci-après, à titre d'exemples non limitatifs, diverses formes d'exécution de la présente invention, en référence au dessin annexé sur lequel: Les figures 1 à 4 sont des vues en coupe illustrant une

première forme d'exécution de l'invention.

Les figures 4 à 8 illustrent une variante d'exécution

de l'invention.

Si on se réfère maintenant à la figure 1, on voit que cette figure représente une coupe d'une partie d'un circuit intégré à base de silicium. La zone 10 est le substrat (ou une couche épitaxiale formée par dessus le substrat d'une manière conventionnelle) dans lequel les composants du circuit doivent être formés. Dans l'exemple donné à titre illustratif le substrat est du type à dopage n. La zone 50 est un puits p c'est-à-dire qu'elle a subi un dopage du type p, afin de fournir les transistors complémentaires à canal n. Les zones représentent une étape optionnelle dans le procédé, étape dans laquelle les zones qui doivent constituer les régions de champ dans le circuit final, sont dopées avec un implant d'arrêt de canal. L'implant de champ a un effet sur le seuil pour les transistors parasites. Dans le puits 50 à dopage p l'agent dopant est du bore. Dans le substrat à dopage n l'agent dopant est du phosphore ou de l'arsenic. Le procédé à

implant de champ est décrit d'une façon plus détaillée ci-

après à propos d'une variante d'exécution de l'invention.

Entre les zones de champ se trouvent d'autres zones, indiquées par les références 20.0, qui-sont des zones actives futures dans lesquelles des transistors ou d'autres composants du circuit, tels que des diodes ou des condensateurs, seront formées. Deux de ces transistors sont représentés, lesquels comportent respectivement des sources 302 et 312, des drains 304 et 314 et des électrodes de portes en silicium

polycristallin 306 et 316.

Le problème visé par l'invention est celui d'un transistor parasite qui peut être formé, par exemple, entre le drain 314 et la source 302 de transistors adjacents s'il existe un potentiel suffisamment élevé audessus de la région 100 pour pouvoir former un canal conducteur à travers cette

région 100. S'il y a une certaine charge de fuite piégée au-

dessus de la région 100, comme cela peut se produire à la suite d'un rayonnement ionisant passant à travers la puce, la

charge peut également donner lieu à un transistor parasite.

Suivant l'invention la combinaison d'une plaque conductrice, maintenue à un potentiel de polarisation approprié, au-dessus d'une mince couche d'oxyde de haute qualité (signifiant du même type qu'un oxyde de porte) sert à supprimer la formation de transistors parasites, en particulier en rendant le circuit plus résistant à l'égard de la formation des transistors parasites par suite d'une exposition à un rayonnement ionisant. Il est intéressant que la structure utilisée présentement pour empêcher la formation du transistor parasite entraîne l'utilisation de ce qui est effectivement un oxyde de porte normalement utilisé pour la fabrication de transistors. Dans les puits p le seuil d'un transistor parasite à canal n diminue lorsque le niveau de l'exposition au rayonnement augmente si bien que la plaque conductrice est maintenue à un potentiel bas ou négatif afin d'accroître la résistance au rayonnement. L'inverse est

également vrai pour des puits n.

La préparation du substrat et des puits jusqu'à l'étape illustrée sur la figure 1 est connue de l'homme du métier et elle peut être effectuée par un certain nombre de procédés conventionnels. Le puits 50 est créé par une technique LOCOS

dans cette forme d'exécution de l'invention.

Dans la première étape du procédé suivant l'invention une mince couche d'un oxyde de haute qualité, indiqué par la référence 410 sur la figure 2, est formée sur le substrat, de préférence par un procédé à sec. L'épaisseur de cette couche d'oxyde peut être comprise entre 10 et 100 nm avec une valeur préférée de 50nm. Ensuite une mince couche de silicium polycristallin 420 est déposée par dessus la couche d'oxyde 410. La couche 420 peut avoir une épaisseur comprise entre 50 et 200nm, avec une épaisseur préférée de 150nm. Ce silicium polycristallin est dopé aussi fortement que possible, par exemple au moyen de phosphore. La concentration de l'agent

dopant et le procédé de dopage sont conventionnels.

Ensuite les régions actives 200 sont définies au moyen d'un vernis photosensible et les couches 420 et 410 se trouvant au-dessus des régions actives sont éliminées. De préférence l'étape d'élimination de la couche 420 met en oeuvre un agent d'attaque chimique isotropique de telle façon que la largeur de la portion restante de la couche 420 soit inférieure à celle de la couche 410. La raison en est qu'au cours des étapes subséquentes de formation de la couche d'oxyde la largeur de la couche 420 augmente. Si cette 'couche a une largeur qui est réduite préalablement, son bord final ne se trouvera pas alors en surplomb ou ne formera pas un angle rentrant. Si on se réfère maintenant à la figure 3, on peut voir que cette figure représente une section droite de la même zone dans laquelle une couche 430 d'oxyde a été formée par dessus la région active. La croissance différentielle de l'oxyde produit, au-dessus de la plaque en silicium polycristallin 420, une portion de couche 430 qui est plus épaisse que celle se trouvant au-dessus de la zone active monocristalline. Il peut être désirable de faire croître un oxyde sacrifié, de préférence dans un procédé à sec, avant la formation de la couche d'oxyde 430, afin de fournir une épaisseur d'oxyde suffisante au- dessus de la plaque 420, pour assurer une isolation suffisante à l'égard des conducteurs passant au- dessus d'elle si bien que la région sous- jacente du substrat est isolée à l'égard de l'application de champs électriques couplés à travers la plaque 420. Cette couche 430 constituera aussi l'oxyde de porte pour les transistors qui seront placés dans la région active, si bien qu'elle doit être de la qualité habituelle pour un oxyde de porte. La structure des couches au-dessus de la région de champ 100 est la suivante: une couche d'oxyde de. haute qualité (du type oxyde de porte) formée sur le substrat par un procédé à sec, une couche mince de silicium polycristallin dopé et ensuite une autre couche d'oxyde de porte qui a été formée dans et sur la couche de

silicium polycristallin.

Un transistor 100 est représenté comme comportant, par exemple, une porte 306 par dessus une portion mince d'oxyde 430 ayant l'épaisseur conventionnelle correcte d'oxyde de porte de 100nm ou voisine, et une source 302 et un drain 304 formés dans la zone 200 par un procédé de formation de transistor conventionnel. La zone de la région active 200 a été implantée avec un implant de seuil afin de produire le seuil de transistor désiré, comme cela est conventionnel dans

la technique.

Après la formation de l'oxyde de porte, le reste du

circuit est formé suivant les techniques conventionnelles.

L'homme du métier comprendra aisément que cette technique peut s'appliquer aux techniques NMOS,PMOS,CMOS et à diverses combinaisons de dopage de substrats et de puits, (à un "tub" unique ou double), ainsi qu'à l'utilisation de différents

matériaux de dopage.

Au cours des étapes subséquentes, des ouvertures sont formées vers les plaques 420, comme il est représenté sur la figure 4, et ces plaques sont connectées, par l'intermédiaire d'une couche d'interconnexion métallique ou en silicium polycristallin, à une source de tension de valeur prédéterminée afin de produire la polarisation désirée sur les plaques 420. Sur la figure 4 une couche 440 d'oxyde a été

L0 déposée par dessus la couche isolante 430 afin d'isoler celle-

ci et une ouverture 310 a été percée afin de permettre un contact avec une couche métallique 450. A des fins d'isolation une seconde couche d'oxyde 460 a être déposée par dessus le métal 450 et une seconde couche métallique 470 a été formée L5 par dessus la couche d'oxyde 460, cette couche métallique 470 s'étendant vers le bas à travers une ouverture 308 afin

d'établir un contact avec la porte 306.

Dans la partie droite du schéma de la figure 4 un transistor correspondant 325 comprend une porte 326 en contact avec un conducteur 328 en silicium polycristallin, qui s'étend perpendiculairement au plan du dessin. Le conducteur 328 est une partie d'une couche de silicium polycristallin qui s'étend également par dessus les régions de champ, en reposant sur la couche 430. L'homme du métier n'aura aucune difficulté à construire diverses variantes d'exécution de l'invention dans lesquelles des matériaux différents sont utilisés à différents

niveaux du circuit pour former les diverses connexions.

Dans le puits p50 les transistors sont du type à canal net par conséquent le seuil des transistors diminue lorsque la quantité d'exposition au rayonnement augmente. Les plaques 420 dans la zone du puits p50 doivent être par conséquent portées à une valeur de tension faible. La masse peut être utilisée s'il y a seulement deux tensions disponibles. Suivant une variante, une pompe de charge, ou une broche de tension séparée sur la puce peuvent être utilisées pour relier les plaques 120 à une source de tension négative. Dans le cadre de cette application' l'expression "borne de source de potentiel" sera utilisée pour indiquer la connexion aux "rails" ou aux lignes reliées à l'alimentation électrique et également la connexion à la pompe de charge sur la puce ou à tout autre

source.

Les zones de champ dans la couche épitaxiale à dopage n sont des transistors à canal p dont le seuil augmente en fonction de l'exposition au rayonnement et les plaques 420 dans cette région doivent être connectées à une source de

tension relativement positive.

Une caractéristique avantageuse de l'invention est que la combinaison de la plaque 420, de la couche d'oxyde 410 et de -la région sous-jacente 100 du substrat forme un condensateur. Cette couche capacitive peut être tracée et découpée à des dimensions permettant de former des condensateurs ayant la valeur correcte et utilisés dans le circuit. En outre une seconde couche d'oxyde 422, suivie par une seconde couche 425 de silicium polycristallin ou métallique, peut être utilisée pour former un condensateur avec la plaque 420 servant d'armature inférieure. Ce condensateur peut être également utilisé en tant qu'élément de circuit; Si on se réfère maintenant à la figure 5 on y voit une variante d'exécution de l'invention qui permet d'obtenir un degré de planéité bien supérieur à celui de la première forme d'exécution précédemment décrite. Dans cette variante les éléments similaires de l'invention sont affectés des mêmes références numériques ou de références similaires, comme dans

le cas de la première forme d'exécution décrite.

Un substrat 10, avec un puits p50 et des régions de champ 100 et des régions actives 200, est préparé comme précédemment. Les régions de champ 100 sont tracées au moyen d'un vernis photosensible 115 et un sillon, de profondeur allant 200 à 7OOnm et de préférence égale à 400nm, est gravé dans le silicium. Ces sillons sont indiqués par les références 110. Un implant de champ optionnel en phosphore peut être implanté en travers de la puce, avec le vernis photosensible encore en place, afin de former les contreparties des zones 100 dans la forme d'exécution précédente. Cet implant est destiné à contrôler le seuil du transistor parasite dans les régions de champ de la couche à dopage n sur la droite de la figure. Le puits p 50 peut être bloqué si cela est nécessaire. La dose exigée pour établir le seuil du puits n dans la région 10 est plus petite que celle nécessaire pour le seuil du puits p dans la région 50 si bien que 'la présence de cet implant de dopage indésirable dans le puits p 50 peut être

simplement tolérée.

Ensuite une seconde couche de vernis photo sensible 117 est placée par dessus la couche 115 et elle est dessinée avec le masque du puits p. Un implant de champ optionnel en bore, suffisamment lourd pour compenser le phosphore précédent, est formé dans les régions de champ du puits p qui sont laissées ouvertes par le masque 117. Ces deux implants sont ceux qui seraient utilisés pour former lès régions 100 dans la forme

d'exécution précédente.

Les couches résistives 115 et 117 sont éliminées et une couche d'oxyde de haute qualité 410 est formée par dessus la totalité de la puce, ainsi qu'il est représenté sur la figure 6, en pénétrant dans les sillons 110 et en recouvrant leurs faces latérales. Cette couche 410 est la même que celle utilisée dans la forme d'exécution précédente, avec la même option d'une étape à oxyde sacrifié. Ensuite une couche 423 de silicium polycristallin est également déposée par dessus la puce. Comme il est représenté sur la figure 6, cette couche de silicium polycristallin est relativement épaisse comparativement à celle de la forme d'exécution précédente et son épaisseur est comprise dans la gamme allant de 1 à 1,5 micromètres. De préférence la couche de silicium polycristallin 423 est déposée suffisamment épaisse pour qu'il n'y ait pratiquement aucune différence de profondeur par dessus les régions actives et les régions de champ. On exécute ensuite une attaque chimique de la couche de silicium polycristallin 423. L'agent chimique qui peut être l'un quelconque d'un certain nombre d'agents conventionnels n'attaquant pas l'oxyde, est choisi de telle façon que le processus d'attaque s'arrête lorsqu'il atteint.la couche d'oxyde 410. Le résultat de cette étape est représenté sur la figure 7 sur laquelle on peut voir qu'est formée une couche à surface très plane ayant la même hauteur que la couche 410 et constituée par la couche d'oxyde 410 au-dessus de la région

active et une plaque de silicium polycristallin 423 située au-

dessus de la future région de champ et noyée dans l'oxyde.

Une variante de réalisation pour cette étape consiste à projeter un vernis photosensible et à utiliser un agent d'attaque chimique qui attaque ce vernis pratiquement à la même vitesse que celle à laquelle il attaque le siliceium polycristallin. Cet agent d'attaque ne doit pas non plus attaquer l'oxyde 410. Avec cette variante la couche d'oxyde l1 410 peut être moins épaisse puisque le vernis photosensible remplit les dépressions se trouvant au-dessus des sillons 110,

afin de donner une surface de départ plane.

Ensuite, comme il est illustré sur la figure 8, la couche d'oxyde 410 audessus de la région active est augmentée et une nouvelle couche d'oxyde 422 est formée au-dessus des plaques 423, dans les futures régions de champ, de préférence par une technique d'oxydation à sec. Comme dans le cas de la forme d'exécution précédente, une oxydation sacrifiée peut être exigée pour rendre la couche d'oxyde 422 suffisamment épaisse pour qu'elle puisse assurer l'isolation vis-à-vis des

conducteurs qui peuvent passer par dessus la région.

Les transistors, diodes et autres éléments de circuit sont ensuite formés par des procédés conventionnels, comme

dans le cas de la forme d'exécution précédente.

L'avantage de cette variante d'exécution du procédé est que l'utilisation des sillons se traduit par des plaques 423 qui sont noyées en-dessous de la surface de la puce et par conséquent la surface est plus plane que dans le cas de la

forme d'exéçution précédente.

Un autre avantage est que le déplacement vertical de la région implantée, dans le cas de la seconde forme d'exécution, contribue également à réduire tout effet indésirable sur les

transistors de la part de l'.implant de champ.

Une fois que le circuit a être achevé, les plaques de champ 420,423 dans les deux formes d'exécution peuvent être portées à une valeur de tension appropriée quelconque. On peut à cet effet choisir l'une des tensions de "rails" c'est-à-dire la plaque du puits p mise à la masse tandis que la plaque du

puits n est portée à la tension VDD, normalement de 5 volts.

Si le circuit est analogique, les plaques peuvent être portées à la tension analogique tandis que le reste du circuit CMOS est porté à 5 volts et à la masse. Cette tension additionnelle offre un degré additionnel de souplesse pour le concepteur du circuit. Suivant une autre variante, une broche d'alimentation séparée pourrait être ajoutée au circuit afin de fournir de l'énergie électrique aux plaques de champ. Ceci permettrait l'application d'une tension négative ou d'une tension supérieure à 5 volts. Une tension produite sur la puce pourrait être également utilisée pour les plaques 420,423, avec les techniques connus de l'utilisation de la zone de la

puce et des limitations de l'alimentation en courant.

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Claims (4)

REVENDICATIONS

1.- Procédé de fabrication d'un circuit intégré caractérisé en ce qu'il comprend les étapes consistant -à préparer une région (50) d'un substrat en silicium (10) dopée d'une manière prédéterminée et contenant des futures zones actives (200) et des futures zones de champ (100), à -faire croître une mince couche d'un oxyde de haute qualité (410) sur le substrat (10), par dessus les futures zones actives(200) et les futures zones de champ (100), à déposer et doper une L0 couche formant plaque (420), en silicium polycristallin à conductivité élevée, par dessus la couche mince d'oxyde (410), afin de former une plaque conductrice en silicium polycristallin isolée du substrat (10), par l'intermédiaire de la mince couche d'oxyde (410), dans les futures zones de champ L5 (100), à graver, suivant un tracé, à la fois à travers la couche formant plaque de silicium polycristallin (420) et la mince couche d'oxyde (410), jusqu'au substrat (10,50), dans les futures zones actives (200), afin de définir des zones actives, à faire croître une couche d'oxyde de porte. (430) par 2.0 dessus les zones actives (200), à former des transistors à effet de champ dans des emplacements sélectionnés dans les zones actives (200), à connecter la plaque (420) en silicium polycristallin à une borne d'une source de potentiel ayant une valeur et une polarité prédéterminées de telle façon que cette plaque en silicium polycristallin (420) puisse appliquer un champ électrique prédéterminé au substrat (10,50), afin de supprimer la formation de transistors parasites dans les futures zones de champ (100), et à connecter les transistors à

effet de champ afin de former un circuit intégré.

0 2.- Procédé suivant la revendication 1 caractérisé en ce qu'on fait croître la couche d'oxyde de porte (430) par dessus au moins certaines des plaques (420) situées au-dessus des zones de champ (100), on dépose une couche (440) de

silicium polycristallin conducteur, suivant un tracé, au-

dessus de la couche d'oxyde de porte (430), et on dépose une couche intermédiaire d'oxyde (460) par dessus la couche de silicium polycristallin conducteur, si bien qu'au moins certaines portions des zones de champ (100) sont recouvertes successivement de la couche mince (410) d'oxyde de haute qualité, de la plaque conductrice (420) en silicium polycristallin, de la couche d'oxyde de porte (430) et de la

couche intermédiaire d'oxyde (460).

3.- Procédé suivant la revendication 1 caractérisé en ce qu'on dope la région (50) du substrat (10) de telle façon que les portions se trouvant sous les zones actives (200) et les portions se trouvant sous les zones de champ (100) soient dopées sensiblement d'une manière uniforme si bien que

l'utilisation d'un implant d'arrêt de canal est évitée.

4.- Procédé de fabrication d'un circuit intégré caractérisé en ce qu'il comprend les étapes consistant à préparer une région (50) d'un substrat en silicium (10) dopée d'une manière prédéterminée et contenant des futures zones actives (200) et des futures zones de champ (100), à attaquer chimiquement ce substrat de manière à former des sillons (110), d'une profondeur prédéterminée, dans les futures zones de champ (100), à faire croître une mince couche formant barrière (410) d'un oxyde de haute qualité sur le substrat, au-dessus des futures zones actives (200) et des futures zones de champ (100), à former, au-dessus de. cette couche mince d'oxyde (410), une couche formant plaque (423) en silicium polycristallin à haute conductivité, afin de constituer une plaque conductrice (423) en silicium polycristallin. s'étendant vers le bas en dessous de la surface du substrat et isolée de ce substrat, dans les futures zones de champ (100), au moyen de la mince couche d'oxyde (410) et ayant une surface supérieure sensiblement plane, à attaquer chimiquement *cette couche formant plaque (423) jusqu'à ce que la couche formant barrière (410) se trouvant au-dessus des futures zones active (200) soient exposée, si bien que la surface supérieure de la couche formant 'barrière (410) et celle de la couche formant plaque (423) sont sensiblement planes et que la plaque conductrice (423) est noyée en-dessous de cette surface supérieure, à faire croître une couche d'oxyde de porte (422) par dessus les zones actives (200), à former des transistors à effet de champ dans des emplacements sélectionnés dans les zones actives (200), à connecter la plaque (423) en silicium polycristallin à une borne d'une source de potentiel ayant une valeur et une polarité prédéterminées de telle façon que cette plaque en silicium polycristallin (423) puisse appliquer un champ électrique prédéterminé au substrat (10,50), afin-de supprimer la formation de transistors parasites dans les futures zones de champ (100), et à connecter les transistors à

effet de champ afin de former un circuit intégré.

5.- Procédé suivant la revendication 4 caractérisé en ce que l'étape de formation de la couche formant plaque (423) consiste à déposer une couche de silicium polycristallin dopé ayant une épaisseur prédéterminée de telle façon que la surface de cette couche déposée soit plane dans une limite prédéterminée. 6.-Procédé suivant la revendication 4 caractérisé en ce que l'étape de formation de la couche formant plaque (423) consiste à déposer une couche de silicium polycristallin dopée ayant des dépressions appréciables au-dessus des zones des sillons (110) et à remplir ces dépressions avec un matériau de

remplissage prédéterminé.