DE102006048877B3

DE102006048877B3 - Verfahren zur Herstellung eines Halbleiterspeicherbauelementes und Halbleiterspeicherbauelement

Info

Publication number: DE102006048877B3
Application number: DE102006048877A
Authority: DE
Inventors: Franz Dr. Hofmann; Josef Dr. Willer
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-09-29
Filing date: 2006-10-16
Publication date: 2008-04-03
Anticipated expiration: 2026-10-17
Also published as: DE102006048877B8; TW200818475A; CN101154634A; US20080096352A1; US7767567B2

Abstract

Gate-Stapel einer Speicherzellenanordnung und einer Mehrzahl von Auswahltransistoren werden auf einem Substrat (1) gebildet, wobei die Gate-Stapel durch Spacer voneinander getrennt sind. Eine Öffnung wird zwischen den Spacern in einem Bereich gebildet, der für eine Source-Leitung vorgesehen ist. Eine Opferschicht wird aufgebracht, mit der die Öffnungen gefüllt werden und die anschließend strukturiert wird. Zwischenräume in der Opferschicht werden mit einer Planarisierungsschicht (19) aus dielektrischem Material gefüllt. Die restlichen Anteile (15, 16) der Opferschicht werden entfernt, und ein elektrisch leitfähiges Material wird aufgebracht, mit dem eine Source-Leitung gebildet wird.

Description

Die vorliegende Erfindung betrifft Flash-Speicherbauelemente, insbesondere NAND-Speicherbauelemente, die ein Array von Speicherzellentransistoren und Auswahltransistoren aufweisen, die über Bitleitungen und Source-Leitungen adressiert werden.
In der US 6 936 885 B2 sind ein Flash-Speicherbauelement vom NAND-Typus und ein zugehöriges Herstellungsverfahren beschrieben. Eine Oberseite eines Halbleitersubstrates wird mit parallelen Streifen von Isolationsbereichen strukturiert, die die aktiven Bereiche des Bauelementes begrenzen. Wortleitungen werden quer zu den streifenförmigen aktiven Bereichen angeordnet und kreuzen die Isolationsbereiche. Zeilen von in Reihe geschalteten Speicherzellentransistoren werden an beiden Enden von Auswahltransistoren abgeschlossen, die jeweils mit einer Source-Leitung beziehungsweise einem Drain-Kontaktplug verbunden sind. Die Drain-Kontaktplugs sind auf Drain-Bereichen aufgebracht und mit Bitleitungen verbunden, die in höheren Ebenen über dem Speicherzellenarray angeordnet sind. In einer Ausführungsform des beschriebenen Verfahrens wird ein Spacer auf Seitenwänden der Strukturen von String-Auswahlleitungen, Wortleitungen und Ground-Auswahlleitungen gebildet. Eine Ätzstoppschicht und eine erste Zwischenisolationsschicht werden aufeinander folgend ganzflächig auf der sich ergebenden Struktur ausgebildet und nacheinander strukturiert, um schlitzartige Kontaktöffnungen zur gemeinsamen Source-Leitung zu bilden. Gleichzeitig wird eine Drain-Kontaktöffnung gebildet, die einen Drain-Bereich eines jeweiligen Strings freilegt. Isolierende Barriereschichten und konforme Metall-Barriereschichten werden auf Seitenwänden der Kontaktöffnungen der Common-Source-Leitung und des Drain-Kontaktes ausgebildet. Die Metallschicht wird auch auf den Boden der Öffnungen aufgebracht. Eine Metallschicht, die die Kontaktöffnungen füllt, wird ganzflächig auf der sich ergebenden Struktur aufgebracht, und die Metallschicht und die Metall-Barriereschicht werden geätzt, um ebene Metallstrukturen zu bilden, die die Kontaktöffnungen füllen. Eine zweite Zwischenisolationsschicht wird auf der gesamten Oberfläche der sich ergebenden Struktur gebildet und strukturiert, um eine Bitleitungskontaktöffnung zu bilden, die einen jeweiligen Drain-Kontaktplug freilegt sowie eine Source-Kontaktöffnung, die einen vorgesehenen Bereich der Common-Source-Leitung freilegt.
In der US 2006-0197160 A1 ist ein Verfahren zur Herstellung eines Halbleiterspeicherbauelementes beschrieben, bei dem Gateelektroden einer Speicherzellenanordnung und einer Mehrzahl von Auswahltransistoren auf einem Substrat gebildet werden, Spacer zwischen den Gateelektroden angeordnet werden und Öffnungen zwischen den Spacern in Bereichen gebildet werden, die für eine Source-Leitung und für weitere elektrisch leitfähige Strukturen vorgesehen sind.
In der US 2002-0020890 A1 ist ein Verfahren zur Herstellung eines Halbleiterspeicherbauelementes beschrieben, bei dem Öffnungen zwischen Spacern in Bereichen gebildet werden, die für eine Source-Leitung vorgesehen sind.
In der US 2006-0033144 A1 ist ein Flash-Speicher nach dem Oberbegriff des Anspruchs 17 beschrieben, bei dem elektrisch leitende Abschirmungen zwischen und teilweise auf den Gatestapeln vorhanden sind.
Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie auf einfache Weise bei einem NAND-Speicherbauelement zusammen mit den Source-Leitungen weitere Metallisierungen hergestellt werden können.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Halbleiterspeicherbauelement mit den Merkmalen des Anspruches 17 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Herstellungsverfahren für Halbleiterspeicherbauelemente werden Gate-Stapel einer Speicherzellenanordnung und einer Mehrzahl von Auswahltransistoren auf einem Substrat gebildet. Zwischen den Gate-Stapeln werden Spacer gebildet, und eine Öffnung wird zwischen den Spacern in einem Bereich gebildet, der für eine Source-Leitung vorgesehen ist. Eine Opferschicht wird aufgebracht, die die Öffnung füllt. Die Opferschicht wird so strukturiert, dass zumindest ein davon verbleibender Anteil die Öffnung füllt. Eine planarisierende Schicht aus dielektrischem Material wird aufgebracht. Der Rest der Opferschicht wird entfernt, und elektrisch leitfähiges Material wird aufgebracht, mit dem die Source-Leitung gebildet wird.
In einem weiteren Ausführungsbeispiel werden Öffnungen für Bitleitungskontakte zusammen mit der für die Source-Leitung vorgesehenen Öffnung gebildet. Die Öffnungen für die Bitleitungskontakte werden mit der Opferschicht gefüllt. Nach der Strukturierung der Opferschicht füllen die verbleibenden Anteile, die Zwischenräume aufweisen, die Öffnungen. Das elektrisch leitfähige Material wird aufgebracht, um die Source-Leitungen und zumindest eine Bitleitungsdurchkontaktierung zu bilden.
In einem weiteren Ausführungsbeispiel wird die Opferschicht so strukturiert, dass die verbleibenden Anteile die Öffnung füllen und eine Speicherzellenanordnung bedecken. Das elektrisch leitfähige Material wird aufgebracht, um eine Source-Leitung und eine Abschirmung zu bilden.
Das Halbleiterspeicherbauelement weist eine Speicherzellenanordnung, eine Mehrzahl von Auswahltransistoren, mindestens eine Source-Leitung und eine Abschirmung aus elektrisch leitfähigem Material über der Speicherzellenanordnung auf.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und des Bauelementes anhand der beigefügten Figuren.
Die 1 zeigt eine Draufsicht auf eine Substratoberseite, in der die Anordnung der aktiven Bereiche, der Bitleitungskontakte und der Source-Leitungen dargestellt ist.
Die 2 zeigt einen Querschnitt eines Zwischenproduktes eines ersten Ausführungsbeispiels nach dem Aufbringen einer Opferschicht.
Die 3 zeigt einen Querschnitt gemäß der 2 eines weiteren Zwischenproduktes nach dem Aufbringen einer Planarisierungsschicht.
Die 4 zeigt einen Querschnitt gemäß der 3 nach dem Entfernen der Opferschicht.
Die 5 zeigt einen Querschnitt gemäß der 4 nach dem Aufbringen der Source-Leitung und einer Bitleitungsdurchkontaktierung.
Die 6 zeigt einen Querschnitt gemäß der 5 nach dem Aufbringen einer Metallschicht, die die Bitleitungsdurchkontaktierung kontaktiert.
Die 7 zeigt einen Querschnitt gemäß der 5 nach dem Aufbringen einer dielektrischen Schicht, einer Durchkontaktierung und einer Metallschicht, die die Bitleitungsdurchkontaktierung kontaktiert.
Die 8 zeigt einen Querschnitt gemäß der 6 eines Ausführungsbeispiels, das eine Abschirmung über der Speicherzellenanordnung umfasst.
Die 9 zeigt einen Querschnitt gemäß der 8 für ein anderes Ausführungsbeispiel, das in dem Bereich der Bitleitungsdurchkontaktierung eine dielektrische Füllung aufweist.
Die 10 zeigt einen Querschnitt gemäß der 9 nach dem Aufbringen der Verbindungen an Source und die Abschirmung.
Die 11 zeigt einen Querschnitt gemäß der 8 nach dem Aufbringen einer Hartmaske.
Die 12 zeigt einen Querschnitt gemäß der 11 nach dem Aufbringen einer Metallschicht.
Die 1 zeigt eine Draufsicht auf die Substratoberseite, zum Beispiel auf ein Halbleitersubstrat. Die aktiven Bereiche AA werden von isolierenden Bereichen unterbrochen, die durch flache Grabenisolationen gebildet sein können. Die Bitleitungskontakte BL werden in einem schematisch wiedergegebenen Muster innerhalb der aktiven Bereiche angeordnet. Parallel zu der Anordnung der Bitleitungskontakte wird eine Source-Leitung SL auf der Substratoberseite vorgesehen. Das ist die Grundstruktur eines Speicherbauelementes in NAND-Architektur.
Die 2 zeigt einen Querschnitt eines Zwischenproduktes eines ersten Ausführungsbeispiels des Verfahrens. Das Substrat 1 kann ein Halbleitersubstrat oder ein Halbleiterkörper sein, der mit einer Schicht oder Schichtfolge aus Halbleitermaterial versehen ist. Die Hauptoberseite kann mit einer dünnen Oxidschicht 2 versehen werden. Eine Speicherzellenanordnung 3 aus Speicherzellentransistoren 5 ist über der Substratoberseite angeordnet. Auswahltransistoren 4 werden an der Grenze der Anordnung aus Speicherzellentransistoren 5 vorgesehen. Jeder Transistor weist einen Gate-Stapel 6 auf, der typisch eine Polysiliziumschicht 7, die als Gate-Elektrode vorgesehen ist, und eine Metallschicht 8, die zur Verringerung des Bahnwiderstandes vorgesehen ist, umfasst. In einem Gate-Stapel eines Speicherzellentransistors 5 kann die Gate-Elektrode in eine Kontroll-Gate-Elektrode, eine Zwischendielektrikumschicht und eine Floating-Gate-Elektrode, die als Speichermedium vorgesehen ist, aufgeteilt sein. Der Gate-Stapel wird elektrisch isoliert mit einer oberen Isolationsschicht 9, die z. B. Siliziumnitrid sein kann, und einer Seitenwandisolationsschicht 10, die z. B. aus Seitenwandspacern aus Nitrid gebildet sein kann. Die Metallschicht der Gate-Stapel kann z. B. Wolfram sein. Eine Schicht eines Spacermaterials, z. B. ein Nitrid oder ein Oxid wird auf der Oberseite aufgebracht. Das kann mittels LPCVD (low-pressure chemical vapor deposition) geschehen, womit eine Nitridschicht einer Dicke von typisch 35 nm abgeschieden wird. Diese Schicht wird vorzugsweise konform zu der Oberfläche abgeschieden und wird anschließend anisotrop geätzt, um Seitenwandspacer an den Gate-Stapeln zu bilden. In dem Beispiel der 2 füllen die Spacer 11 die Zwischenräume zwischen den Speichertransistoren 5 vollständig. Gegebenenfalls nach einem Standard-Nassreinigungsschritt und einer fakultativen Implantation von Source-/Drain-Bereichen in der Ansteuerperipherie und möglicherweise auch in dem Bereich der Speicherzellenanordnung wird eine Hilfsschicht 12, z. B. mittels TEOS (Tetraethylorthosilikat) abgeschieden.
Dann wird eine Opferschicht 13 auf die gesamte Oberseite aufgebracht, so dass die Öffnungen zwischen den Spacern 11 gefüllt werden. Die Opferschicht 13 kann Polysilizium sein, insbesondere undotiertes Polysilizium. Ein nachfolgender CMP-Schritt (chemical mechanical polishing) liefert eine ebene Oberfläche. Dann wird eine Schicht aufgebracht, die für eine Hartmaske 14 vorgesehen ist und insbesondere ein Nitrid sein kann, das durch CVD (chemical vapor deposition) abgeschieden wird. Die Hartmaske 14 wird strukturiert, so dass deren verbleibende Anteile die Bereiche der Opferschicht 13 bedecken, die in 2 mit vertikalen gestrichelten Linien markiert sind. Diese Bereiche werden vorgesehen als Platzhalter 15 (dummy) einer Source-Leitung und Platzhalter 16 einer Bitleitungsdurchkontaktierung. Obwohl der Querschnitt der 2 nur eine Position einer Source-Leitung und einer Bitleitungsdurchkontaktierung wiedergibt, können Mehrzahlen von Source-Leitungen und Bitleitungsdurchkontaktierungen vorgesehen werden.
Die 3 zeigt einen Querschnitt gemäß der 2 nach der Strukturierung der Opferschicht 13 in den Platzhalter 15 der Source-Leitung und den Platzhalter 16 der Bitleitungsdurchkontaktierung. Wenn die Hartmaske 14 ein Nitrid ist und die Opferschicht 13 Polysilizium ist, kann die Opferschicht 13 mit einem Standardätzmittel geätzt werden, das üblicherweise verwendet wird, um Polysilizium zu ätzen. Die verbleibenden Anteile der Hartmaske werden dann entfernt. Tetraethylorthosilikat kann dann erneut angewendet werden, um die weitere Hilfsschicht 17 zu bilden. Eine Deckschicht 18 wird aufgebracht, die z. B. Nitrid sein kann und die wiederum mittels LPCVD abgeschieden werden kann. Die Oberseite wird dann mit einer Planarisierungsschicht 19 planarisiert, die zum Beispiel Borphosphorsilikatglas sein kann. Es sind jedoch andere dielektrische Materialien ebenso geeignet. Der Planarisierungsschritt kann mit CMP vorgenommen werden und auf der weiteren Hilfsschicht 17 stoppen, so dass die oberen Oberflächen der verbleibenden Anteile der Opferschicht freigelegt werden. Das betreffende Niveau dieser Oberfläche ist in 3 mit der horizontalen gestrichelten Linie markiert.
Die 4 zeigt den Querschnitt der Struktur, die nach dem Entfernen der Platzhalter 15, 16 erhalten wird, an deren Stelle jetzt entsprechende Öffnungen vorhanden sind. Ein Implantationsschritt kann jetzt durchgeführt werden, mit dem die dotierten Bereiche 20 hergestellt werden, die als Source-/Drain-Bereiche vorgesehen sind. Das kann eine Standardimplantation von Arsen sein. Wie in der 4 erkennbar ist, werden vorzugsweise sowohl die erste Hilfsschicht 12 als auch die weitere Hilfsschicht 17 von den Seitenwänden und -böden der Öffnungen entfernt, bevor die Implantation stattfindet. Die dünne Oxidschicht 2 kann auch entfernt werden, oder sie kann beibehalten werden, um eine Streuung während der Implantation zu bewirken. Es wurde bereits erwähnt, dass diese Implantation bereits vor dem Aufbringen der Opferschicht 13 gemäß 2 durchgeführt werden kann.
Die 5 zeigt ein weiteres Zwischenprodukt in einem Querschnitt gemäß der 4. Nach der Implantation wird vorzugsweise ein dünner Liner 21 auf die Oberfläche aufgestäubt. Dann wird das elektrisch leitfähige Material, das für die Source-Leitung 22 und die Bitleitungsdurchkontaktierung 23 vorgesehen ist, in die Öffnungen eingebracht. Das elektrisch leitfähige Material kann z. B. Wolfram sein, das mittels MCVD (metal chemical vapor deposition) aufgebracht werden kann. Das aufgebrachte Material wird dann planarisiert, um die ebene Oberseite, die in der 5 dargestellt ist, zu bilden. Wenn ein Metall wie Wolfram verwendet wird, kann die Planarisierung mittels CMP erfolgen, was auf dem Liner 21 stoppt, oder auch durch ein Rückätzen des Metalls in situ. Es ist nun möglich, die Bitleitungsdurchkontaktierung 23 getrennt von der Source-Leitung 22 anzuschließen.
Die 6 zeigt einen Querschnitt gemäß der 5 nach dem Herstellen einer Aussparung in der Source-Leitung 22. Eine dielektrische Schicht 24, z. B. ein Oxid, wird in die Aus sparung gefüllt. Ein weiterer CMP-Schritt kann durchgeführt werden, der auf dem Liner 21 stoppt, so dass wieder eine ebene Oberseite erhalten wird. Dann wird der Liner vorzugsweise von der oberen Oberfläche mittels eines Ätzschrittes entfernt. Bevor die Metallschicht 25 aufgebracht wird, wird vorzugsweise eine dünne Barriereschicht, die in der Figur nicht dargestellt ist, auf die Oberfläche aufgestäubt. Die Metallschicht 25 wird dann aufgebracht, beispielsweise aus Wolfram, und in die Form strukturiert, die für die Bitleitungen vorgesehen ist. Das kann in einer an sich bekannten Weise mittels eines Lithographieschrittes mit anschließendem Ätzen geschehen.
Die 7 zeigt ein anderes Ausführungsbeispiel in einem Querschnitt gemäß der 6. Statt eine Aussparung in der Source-Leitung zu bilden, wird bei diesem Ausführungsbeispiel eine dielektrische Schicht 26 auf die Oberseite aufgebracht. Eine Durchkontaktierung 27 aus elektrisch leitfähigem Material wird in der dielektrischen Schicht 26 über der Bitleitungsdurchkontaktierung 23 gebildet und auf diese Weise die Bitleitungsdurchkontaktierung 23 kontaktiert. Eine Metallschicht 28, zum Beispiel aus Wolfram, wird dann auf der dielektrischen Schicht 26 aufgebracht, so dass die Durchkontaktierung 27 durch die Metallschicht 28 elektrisch angeschlossen wird. Die dielektrische Schicht 26 isoliert die Metallschicht 28 elektrisch von der Source-Leitung 22. Die übrigen strukturellen Komponenten dieses Ausführungsbeispiels entsprechen dem Ausführungsbeispiel gemäß der 6.
Die 8 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt gemäß dem Querschnitt der 6. Die Strukturen der Ausführungsbeispiele gemäß den 6 und 8 sind ähnlich, aber das weitere Ausführungsbeispiel gemäß der 8 wird zusätzlich mit einer Abschirmung 29 versehen, die aus elektrisch leitfähigem Material gebildet wird. Die Abschirmung wird mittels eines weiteren Platzhalteranteils der Opferschicht 13, die in der 2 gezeigt ist, hergestellt. Zusätzlich zu den Platzhaltern der Source-Leitung und der Bitleitungsdurchkontaktierung wird ein Abschnitt der Opferschicht 13 in einem Bereich beibehalten, der die Speicherzellenanordnung 3 bedeckt. Die weiteren Herstellungsschritte entsprechen den Schritten, die bereits beschrieben worden sind. Wenn die Planarisierungsschicht 19 aufgebracht worden ist und die Opferschicht entfernt wird, bleibt ein Bereich, der für die Abschirmung oberhalb der Speicherzellenanordnung 3 vorgesehen ist, von der Planarisierungsschicht 19 frei. Das elektrisch leitfähige Material, das für die Source-Leitung und die Bitleitungsdurchkontaktierung vorgesehen ist, wird vorzugsweise in demselben Herstellungsschritt aufgebracht, um gleichzeitig die Abschirmung 29 zu bilden. Die Ausführungsform, die in der 8 dargestellt ist, ist ähnlich zu der Ausführungsform gemäß der 6, bei der eine Aussparung in der Source-Leitung 22 gebildet wird, so dass die dielektrische Schicht 24, die die Source-Leitung 22 von der Metallschicht 25 isoliert, aufgebracht werden kann. Eine entsprechende Aussparung wird in dem Material der Abschirmung gebildet, wie in der 8 gezeigt, so dass die dielektrische Schicht 24 auch die Abschirmung 29 von der Metallschicht 25 isoliert.
Die 9 zeigt ein weiteres Ausführungsbeispiel, bei dem ein Kontakt an der Abschirmung 29 vorgesehen wird, aber die Öffnung der Bitleitungsdurchkontaktierung mit einer dielektrischen Füllung 31 gefüllt wird. Die Öffnung kann vollständig mit der weiteren Hilfsschicht 17 und der Deckschicht 18 ausgekleidet werden. Die elektrische Verbindung an die Abschir mung 29 wird mit einem Kontaktstöpsel 30 (plug) aus elektrisch leitfähigem Material gebildet.
Die 10 zeigt die elektrische Verbindung der Source-Leitung 22 mittels einer Source-Verbindung 32 und der Abschirmung mittels einer Abschirmungsverbindung 33 über den Kontaktstöpsel.
Die 11 zeigt ein weiteres Ausführungsbeispiel ähnlich zu dem Ausführungsbeispiel gemäß der 8, bei dem eine Hartmaske 34 verwendet wird, die z. B. Nitrid sein kann. Die Hartmaske 34 wird vorzugsweise nach dem Aufbringen des elektrisch leitfähigen Materiales, das die Source-Leitung 22, die Bitleitungsdurchkontaktierung 23 und die Abschirmung 29 bildet, ausgebildet und wird vorzugsweise mittels eines Standardlithographieschrittes so strukturiert, dass sie in den Bereichen der Source-Leitung 22, der Bitleitungsdurchkontaktierung 23 und der Abschirmung 29 Öffnungen aufweist. Nach der Strukturierung der Hartmaske 34 werden Aussparungen in der Source-Leitung 22 und der Abschirmung 29 gebildet, und die dielektrische Schicht 24 wird in der in der 11 dargestellten Weise aufgebracht. Die dielektrische Schicht 24 kann ein Oxid sein, das durch die Öffnungen der Hartmaske 34 in die ausgesparten Bereiche über dem elektrisch leitfähigen Material abgeschieden wird. Ein Planarisierungsschritt, vorzugsweise mittels CMP, stoppt auf der Hartmaske 34, und die dielektrische Schicht 24 kann anschließend noch weiter entfernt werden bis auf die Höhe, die in der 11 dargestellt ist. Dann wird die Metallschicht 25 aufgebracht.
Die 12 zeigt den Querschnitt gemäß der 11 nach dem Aufbringen der Metallschicht 25. Die Metallschicht 25 kann Wolfram sein, das auf eine zuvor aufgestäubte Barriere schicht aufgebracht wird. Die Barriereschicht ist extrem dünn und nicht in der 12 dargestellt. Die Metallschicht 25 wird dann in die Bitleitungsstreifen strukturiert.

1: Substrat
2: Oxidschicht
3: Speicherzellenanordnung
4: Auswahltransistor
5: Speicherzellentransistor
6: Gate-Stapel
7: Polysiliziumschicht
8: Metallschicht
9: obere Isolationsschicht
10: Seitenwandisolationsschicht
11: Spacer
12: Hilfsschicht
13: Opferschicht
14: Hartmaske
15: Platzhalter der Source-Leitung
16: Platzhalter der Bitleitungsdurchkontaktierung
17: weitere Hilfsschicht
18: Deckschicht
19: Planarisierungsschicht
20: dotierter Bereich
21: Liner
22: Source-Leitung
23: Bitleitungsdurchkontaktierung
24: dielektrische Schicht
25: Metallschicht
26: dielektrische Schicht
27: Durchkontaktierung
28: Metallschicht
29: Abschirmung
30: Kontaktstöpsel
31: dielektrische Füllung
32: Source-Verbindung
33: Abschirmungsverbindung
34: Hartmaske

Claims

Verfahren zur Herstellung eines Halbleiterspeicherbauelementes, bei dem Gate-Stapel (6) einer Speicherzellenanordnung und einer Mehrzahl von Auswahltransistoren auf einem Substrat (1) gebildet werden, Spacer (11) zwischen den Gate-Stapeln (6) angeordnet werden, Öffnungen zwischen den Spacern (11) in Bereichen gebildet werden, die für eine Source-Leitung (22) und für weitere elektrisch leitfähige Strukturen vorgesehen sind, eine Opferschicht (13) aufgebracht wird, mit der die Öffnungen gefüllt werden, die Opferschicht (13) in restliche Anteile strukturiert wird, zwischen denen Zwischenräume vorhanden sind und die die Öffnungen füllen, die Zwischenräume mit einer Planarisierungsschicht (19) aus dielektrischem Material gefüllt werden, die verbleibenden Anteile der Opferschicht (13) entfernt werden und ein elektrisch leitfähiges Material aufgebracht wird, mit dem eine Source-Leitung (22) und mindestens eine weitere elektrisch leitfähige Struktur gebildet werden.
Verfahren nach Anspruch 1, bei dem die weitere elektrisch leitfähige Struktur eine Bitleitungsdurchkontaktierung (23) ist.
Verfahren nach Anspruch 1 oder 2, bei dem eine weitere elektrisch leitfähige Struktur eine Abschirmung (29) ist.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Opferschicht (13) aus Polysilizium aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem eine Implantation eines Dotierstoffes nach dem Entfernen der restlichen Anteile der Opferschicht (13) vor dem Aufbringen des für die Source-Leitung (22) vorgesehenen elektrisch leitfähigen Materiales durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem eine Aussparung in der Source-Leitung (22) gebildet wird, eine dielektrische Schicht (24) in die Aussparung eingebracht wird und eine Metallschicht (25) aufgebracht wird, die die weitere elektrisch leitfähige Struktur kontaktiert.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem eine dielektrische Schicht (26) auf die Source-Leitung (22) und die weitere elektrisch leitfähige Struktur aufgebracht wird, eine Durchkontaktierung (27) auf der elektrisch leitfähigen Struktur hergestellt wird und eine Metallschicht (28) aufgebracht wird, die die Durchkontaktierung (27) kontaktiert.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem weitere Öffnungen zwischen den Spacern (11) hergestellt werden, die Opferschicht (13) so strukturiert wird, dass die verbleibenden Anteile Zwischenräume aufweisen, die die weiteren Öffnungen frei lassen, und die Zwischenräume mit der Planarisierungsschicht (19) aus dielektrischem Material gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 8, bei dem Öffnungen zwischen den Spacern (11) in Bereichen gebildet werden, die für die Source-Leitung (22) und für Bitleitungsdurchkontaktierungen (23) vorgesehen sind, die Opferschicht (13) strukturiert wird, so dass verbleibende Anteile die Öffnungen füllen, und das elektrisch leitfähige Material so aufgebracht wird, dass es die Source-Leitung (22), eine Abschirmung (29) und mindestens eine Bitleitungsdurchkontaktierung (23) bildet.
Verfahren nach Anspruch 9, bei dem in der Source-Leitung (22) und in der Abschirmung (29) Aussparungen gebildet werden, eine dielektrische Schicht (24) in die Aussparungen eingebracht wird und eine Metallschicht (25) aufgebracht wird, die die Bitleitungsdurchkontaktierung (23) kontaktiert.
Verfahren nach Anspruch 9, bei dem eine dielektrische Schicht (26) auf die Source-Leitung (22), die Abschirmung (29) und die Bitleitungsdurchkontaktierung (23) aufgebracht wird, eine weitere Durchkontaktierung (27) auf der Bitleitungsdurchkontaktierung (23) gebildet wird und eine Metallschicht (25) aufgebracht wird, die die weitere Durchkontaktierung (27) kontaktiert.
Verfahren nach Anspruch 9, bei dem in der Source-Leitung (22) und in der Abschirmung (29) Aussparungen gebildet werden, eine dielektrische Schicht (24) in die Aussparungen eingebracht wird, ein Kontaktstöpsel (30) aus elektrisch leitfähigem Material in der dielektrischen Schicht (24) auf der Abschirmung (29) gebildet wird, der die Abschirmung (29) kontaktiert, und eine Metallschicht (28) aufgebracht wird, die den Kontaktstöpsel (30) kontaktiert.
Verfahren nach einem der Ansprüche 1 bis 12, bei dem Tetraethylorthosilikat verwendet wird, um eine Hilfsschicht (12) vor dem Aufbringen der Opferschicht (13) zu bilden.
Verfahren nach einem der Ansprüche 1 bis 12, bei dem Tetraethylorthosilikat verwendet wird, um eine weitere Hilfsschicht (17) nach dem Strukturieren der Opferschicht (13) zu bilden.
Verfahren nach einem der Ansprüche 1 bis 12, bei dem die Planarisierungsschicht (19) aus Borphosphorsilikatglas gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 15, bei dem eine Hartmaske (34) auf die Planarisierungsschicht (19) aufgebracht wird, nachdem das elektrisch leitfähige Material zur Ausbildung der Source-Leitung (22) aufgebracht ist, wobei die Hartmaske (34) eine ebene Oberseite aufweist, eine Aussparung in dem elektrisch leitfähigen Material gebildet wird, die Aussparung mit einer dielektrischen Schicht (24) gefüllt wird, die dielektrische Schicht (24) bis herunter auf die Hartmaske (34) planarisiert wird und eine Metallschicht (25) aufgebracht wird.
Halbleiterspeicherbauelement mit einer Anordnung aus Speicherzellen und einer Mehrzahl von Auswahltransistoren auf einem Substrat (1), mindestens einer Source-Leitung (22) und einer Abschirmung (29) aus elektrisch leitfähigem Material über der Speicherzellenanordnung, dadurch gekennzeichnet, dass die Abschirmung (29) eine ebene Leiterfläche bildet, die eine Mehrzahl von Gate-Elektrodenstapeln überdeckt.
Halbleiterspeicherbauelement nach Anspruch 17, bei dem eine Mehrzahl von Bitleitungen und Bitleitungsdurchkontaktierungen (23) vorhanden ist, die die Bitleitungen mit dotierten Bereichen in dem Substrat (1) verbinden.
Halbleiterspeicherbauelement nach Anspruch 17 oder 18, bei dem eine elektrische Verbindung an die Source-Leitung (22) und an die Abschirmung (29) durch Anteile einer strukturierten Metallschicht gebildet sind und diese Anteile elektrisch voneinander isoliert sind.
Halbleiterspeicherbauelement nach einem der Ansprüche 17 bis 19, bei dem die Speicherzellenanordnung und die Mehrzahl von Auswahltransistoren einen Flash-Speicher vom NAND-Typ bilden.