CN101154634A - 半导体存储器件及其制造方法 - Google Patents
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Abstract
在载体上方形成存储单元阵列和多个选择晶体管的栅叠层，这些栅叠层被隔离层分隔开。在设置有源极线的区域中的隔离层之间形成开口。施加牺牲层以填充开口，接着将其图样化。使用介电材料的平坦化层填充空隙。去除牺牲层的剩余部分，然后施加导电材料以形成源极线。
Description
技术领域
本发明涉及闪存器件，尤其涉及具有存储单元晶体管阵列和选择晶体管、通过位线和源极线(source line)寻址的NAND存储器件。
背景技术
US6,936,884B2公开了NAND型闪存器件及其制造方法。通过绝缘区的平行条来图样化半导体衬底的表面，从而限定器件的有源区域。与条状有源区域横向并与绝缘区相交地排列字线。通过选择晶体管在两端限制串联连接的多行存储单元晶体管，这些选择晶体管分别连接至源极线和漏极接触插孔(drain contact plug)。将漏极接触插孔施加到漏极区上并连接至在存储单元阵列上良好位置排列的位线。在所描述的方法的一种变型中，在串选择线图案、多个字线图案、以及接地选择线图案的侧壁上形成了隔离层(spacer)。在所得到结构的整个表面上顺序形成蚀刻停止层和第一层间绝缘层，然后继续对其进行图样化以形成狭缝式共源极线接触孔。同时，形成暴露了各个串(string)的漏极区的漏极接触孔。在共源极线接触孔和漏极接触孔的侧壁上形成势垒绝缘层(barrier insulatinglayer)和相似的势垒金属层。还要将金属层施加到底部上。在所得到的结构的整个表面上形成用于填充共源极线接触孔和漏极接触孔的金属层，然后蚀刻金属层和势垒金属层以形成用于填充共源极线接触孔和漏极接触孔的平面金属图案。在所得到的结构的整个表面上形成第二层间绝缘层并对其进行图样化，从而形成暴露各个漏极接触插孔的位线接触孔和暴露共源极线的预定区域的源极接触孔。
发明内容
本发明公开了一种半导体存储器件的制造方法，其中，在载体(carrier)上方形成存储单元阵列和多个选择晶体管的栅叠层(gatestack)。在栅叠层之间形成隔离层，并且在为源极线设置的区域中的隔离层之间形成开口。施加牺牲层，从而填充开口。图样化牺牲层以形成填充开口的至少一个剩余部分。施加介电材料的平坦化层。去除牺牲层的剩余部分，并施加导电材料以形成源极线。
在本方法的另一个实施例中，形成位线触点的开口连同为源极线提供的开口。用牺牲层填充位线触点的开口。在图样化牺牲层之后，具有空隙的剩余部分填充了开口。施加导电材料以形成源极线和至少一个位线通孔。
在另一个实施例中，图样化牺牲层以形成用于填充开口并覆盖存储单元阵列的剩余部分。施加导电材料以形成源极线和防护层。
上述半导体存储器件具有在载体上方的存储单元阵列和多个选择晶体管、至少一条源极线、以及排列在存储单元阵列上的导电材料的防护层。
从以下的附图说明、具体实施方式、以及附加的权利要求和附图将显而易见本发明的这些和其他特征。
附图说明
为了更全面了解本发明及本发明的优点，现在将结合附图作出对以下描述的参考，附图中：
图1示出了在表示有源区、位线触点和源极线的结构的载体表面上的平面图；
图2示出了在施加牺牲层后的第一实施例的半成品的横截面；
图3示出了根据图2的在施加平坦化层后的另一个半成品的横截面；
图4示出了根据图3的在去除牺牲层后的横截面；
图5示出了根据图4的在施加源极线和位线通孔后的横截面；
图6示出了根据图5的在施加接触连接位线通孔的金属层后的横截面；
图7示出了根据图5的在施加介电层、通孔、和用于接触连接位线通孔的金属层后的横截面；
图8示出了根据图6的在存储单元阵列上围绕防护层的实施例的横截面；
图9示出了根据图8的在位线通孔的区域中具有介电填料的另一个实施例的横截面；
图10示出了根据图9的在施加与源极和防护层的连接后的横截面；
图11示出了根据图8的在施加硬掩模后的横截面；以及
图12示出了根据图11的在施加金属层后的横截面。
具体实施方式
图1示出了载体(例如，半导体衬底)表面上的平面图。通过可以通过浅槽绝缘材料形成的绝缘区来遮断(interrupt)有源区域AA。位线触点BL被提供在有源区域内图解示出的图案中。平行于位线触点的排列，在载体表面上方提供源极线SL。这是NAND结构中的存储器件的基本图案。
图2示出了本方法的第一种变型的半成品的横截面。载体1可以是设置有半导体材料层或层序(layer sequence)的半导体衬底或半导体主体。主表面可以设置有薄氧化层2。存储单元晶体管5的存储单元阵列3排列在载体表面上方。在存储单元晶体管5的阵列边界处提供选择晶体管4。每个晶体管都具有栅叠层6，其通常可以包围作为栅电极提供的多晶硅层7和为了减小迹线电阻而提供的金属层8。在存储单元晶体管5的栅叠层中，可以将栅电极分成控制栅电极、中间介电层、和作为存储装置提供的浮动栅电极。通过顶部栅叠层9(例如，可以是氮化硅)和侧壁绝缘层10(例如，可以通过氮化物的侧壁隔离层形成)来电绝缘栅叠层。例如，栅叠层的金属层可以是钨。将一层隔离物材料(例如，氮化物或氧化物)沉积在表面上。这可以通过LPVCD(低压化学汽相沉积)来实现，以沉积厚度通常为35nm的氮化物层。优选地，同样使该层沉积在表面上，接着对其进行各向异性蚀刻以形成栅叠层的侧壁隔离层。在图2的实例中，隔离层11完全填满了存储晶体管5之间的空隙。在可能的标准湿式清洁步骤和在寻址外围设备中还可能在存储单元阵列的区域中可选地植入源极/漏极区之后，例如，通过TEOS(四乙基原硅酸盐)来沉积辅助层12。
然后，在整个表面上方施加牺牲层13，以填充隔离层11之间的开口。牺牲层13可以是多晶硅，尤其是无掺杂的多晶硅。随后的CMP步骤(化学机械抛光)得到一个平坦的表面。然后，施加为硬掩模14提供的层，尤其可以是通过化学汽相沉积而沉积的氮化物。构成硬掩模14以使其剩余部分覆盖由图2中的垂直虚线表示的牺牲层13的区域。这些区域设置有源极线的虚设部(dummy)15和位线通孔的虚设部16。虽然图2的横截面仅示出了源极线和位线通孔的一个位置，但是可以设置多个源极线和位线通孔。
图3示出了根据图2的在将牺牲层13图样化成源极线的虚设部15和位线通孔的虚设部16的横截面。如果硬掩模14是氮化物以及牺牲层13是多晶硅，则可以使用通常用于蚀刻多晶硅的标准蚀刻剂来蚀刻牺牲层13。接着，去除硬掩模的残留部分。然后，可以再次施加四乙基原硅酸盐来形成另一个辅助层17。施加覆盖层18(例如，可以是氮化物并可以通过LPCVD来进行再次沉积)。接着，利用平坦化层19(例如，可以是硼磷硅玻璃(boronphosphorussilicate glass))来使表面平坦化。然而，其他介电材料也是可以的。可以通过CMP来实现平坦化步骤，在另一个辅助层17处停止该平坦化步骤，从而使牺牲层的剩余部分的上表面暴露。用图3中的水平虚线表示相应的水平面。
图4示出了在去除虚设部15、16(现在用相应的开口代替)之后获得的结构的横截面。现在可以执行注入步骤来形成作为源极/漏极区提供的掺杂区域20。这可以是砷的标准离子注入过程。从图4可以看出，优选地，在进行注入之前，从开口的侧壁和底部中去除第一辅助层12和另一辅助层17。同样可以去除薄氧化层2，或者可以维持薄氧化层以在注入期间提供扩散。上面已提到，在根据图2使牺牲层13沉积之前可能已执行了这个注入过程。
图5示出了根据图4的横截面的另一个半成品。在注入之后，优选地，将薄衬垫(liner)21溅镀到表面上。然后，将为源极线22和位线通孔23提供的导电材料施加到开口中。导电材料可以是钨，例如，这可以通过MCVD(金属化学汽相沉积)来施加。然后，使所施加的材料平坦化以形成图5中的平坦层。如果施加的是诸如钨的金属，则可以通过CMP(在衬垫21上停止)或通过返回原位蚀刻金属来实现平坦化。现在，可以与源极线22分离地来连接位线通孔23。
图6示出了根据图5的在源极线22中形成了凹槽后的横截面。将介电层24(例如，氧化物)填入凹槽中。可以执行另一个CMP步骤，在衬垫21上停止，从而再次获得平坦表面。然后，优选地，通过蚀刻步骤从上表面去除衬板。在施加金属层25之前，优选地，将薄阻挡层(图中未示出)溅镀到表面上。然后施加金属层25(例如，由钨形成并构成为被提供给位线的形状)。这个过程本身可以通过在蚀刻之前的光刻步骤以已知的方式来进行。
图7示出了根据图6的横截面的又一个实施例。在本实施例中，将介电层26施加到表面上，而不是源极线中的凹槽中。在位线通孔23上方的介电层26中形成导电材料的通孔27，从而接触连接位线通孔23。然后，在介电层26上方施加金属层28(例如，由钨形成)，以通过金属层28电连接通孔27。介电层26使金属层28与源极线22电绝缘。本实施例的其他结构元件与根据图6的实施例类似。
图8示出了根据图6横截面的横截面中的另一个实施例。根据图6和图8的实施例的结构是相似的，但是根据图8的另一个实施例另外设置有由导电材料形成的防护层29。通过图2所示的牺牲层13的另一虚设部产生防护层。除了源极线和位线通孔的虚设部，还要将牺牲层13的一部分维持在覆盖存储单元阵列3的区域中。其他的制造步骤与已描述的步骤类似。当已施加平坦化层19并去除牺牲层时，从平坦化层19中去除在存储单元阵列3上方为防护层提供的区域。优选地，在相同的制造步骤中，施加为源极线和位线通孔提供的导电材料，以同样形成防护层29。图8所示的实施例与根据图6的实施例类似，其中，使源极线22凹进去，以能够施加使源极线22与金属层25绝缘的介电层24。如图8所示，在防护层的材料中形成相应的凹槽，从而介电层24也使防护层29与金属层25绝缘。
图9示出了另一个实施例，其中，对防护层29提供触点，但是位线通孔的开口被介电填料31填充。可以用另一个辅助层17和覆盖层18完全覆盖开口。通过导电材料的插孔30形成与防护层29的电连接。
图10示出了源极线22通过接线32与源极的电连接和防护层通过接线33经由插孔与防护层的电连接。
图11示出了与根据图8的实施例类似的又一个实施例，其中，使用了硬掩模34(例如，可以是氮化物)。优选地，在施加形成了源极线22、位线通孔23和防护层29的导电材料之后，形成硬掩模34，然后将其图样化以在源极线22、位线通孔23、和防护层29的区域中得到开口。在图样化硬掩模34之后，使源极线22和防护层29凹进去，然后以图11所示的方式施加介电层24。介电层24可以是通过硬掩模34的开口沉积到导电材料上方的凹陷区域中的氧化物。平坦化步骤(优选地，通过CMP进行)停止在硬掩模34上，接着可以使介电层24凹陷到图11所示的水平面下。然后，施加金属层25。
图12示出了根据图11的在施加金属层25之后的横截面。金属层25可以是钨，其被施加到预先溅镀的阻挡层上。阻挡层极其薄，并且在图12中未被示出。然后，将金属层25构造成多条位线。
尽管已详细描述了本发明及其优点，但是应了解，在本文中，在不脱离由附加权利要求限定的本发明的精神和范围的情况下，可以进行各种修改、替换、和变换。
Claims (20)
1.半导体存储器件的制造方法，包括：
在载体上方形成存储单元阵列和多个选择晶体管的栅叠层；
在所述栅叠层之间形成隔离层；
在为源极线和位线触点提供的区域中的所述隔离层之间形成开口；
施加牺牲层并使用所述牺牲层填充所述开口；
图样化所述牺牲层以形成具有空隙的剩余部分，所述剩余部分填充所述开口；
使用介电材料的平坦化层填充所述空隙；
去除所述牺牲层的所述剩余部分；以及
施加导电材料以形成源极线和位线通孔。
2.根据权利要求1所述的制造方法，其中，所述牺牲层由多晶硅形成。
3.根据权利要求1或2所述的制造方法，还包括：
在去除所述牺牲层的剩余部分之后、并且在施加所述导电材料以形成所述源极线和所述位线通孔之前，执行掺杂物的注入。
4.根据权利要求1或2所述的制造方法，还包括：
在所述源极线中形成凹槽；
将介电材料施加到所述凹槽中；以及
施加用于接触连接所述位线通孔的金属层。
5.根据权利要求1或2所述的制造方法，还包括：
将介电层施加到所述源极线和所述位线通孔上；
在所述位线通孔上形成另一个通孔；以及
施加用于接触连接所述另一个通孔的金属层。
6.半导体存储器件的制造方法，包括：
在载体上方形成存储单元阵列和多个选择晶体管的栅叠层；
在所述栅叠层之间形成隔离层；
在为源极线提供的区域中的所述隔离层之间形成开口；
施加牺牲层并使用所述牺牲层填充所述开口；
图样化所述牺牲层以形成具有空隙的剩余部分，所述剩余部分填充所述开口并覆盖所述存储单元阵列；
使用介电材料的平坦化层填充所述空隙；
去除所述牺牲层的所述剩余部分；以及
施加导电材料以形成源极线和防护层。
7.根据权利要求6所述的制造方法，其中，所述牺牲层由多晶硅形成。
8.根据权利要求6或7所述的制造方法，还包括：
在所述隔离层之间形成另外的开口；
图样化所述牺牲层以形成具有使所述另外的开口空着的间隙的剩余部分；以及
使用介电材料的所述平坦化层填充所述空隙。
9.根据权利要求6或7所述的制造方法，还包括：
在为所述源极线和位线触点提供的区域中的所述隔离层之间形成开口；
图样化所述牺牲层以形成用于填充所述开口的剩余部分；以及
施加所述导电材料以形成所述源极线、所述防护层、和位线通孔。
10.根据权利要求6或7所述的制造方法，还包括：
在所述源极线和所述防护层中形成凹槽；
将介电材料施加到所述凹槽中；以及
施加用于接触连接所述位线通孔的金属层。
11.根据权利要求6或7所述的制造方法，还包括：
将介电层施加到所述源极线、所述防护层、和所述位线通孔上；
在所述位线通孔上形成另一个通孔；以及
施加用于接触连接所述另一个通孔的金属层。
12.根据权利要求6或7所述的制造方法，还包括：
在所述源极线和所述防护层中形成凹槽；
将介电材料施加到所述凹槽中；
在所述防护层上的所述介电材料中形成导电材料的插孔，所述插孔接触连接所述防护层；以及
施加用于接触连接所述插孔的金属层。
13.根据权利要求1、2、6或7所述的制造方法，还包括：在施加所述牺牲层之前，施加四乙基原硅酸盐以形成辅助层。
14.根据权利要求1、2、6或7所述的制造方法，还包括：在图样化所述牺牲层之后，施加四乙基原硅酸盐以形成另一个辅助层。
15.根据权利要求1、2、6或7所述的制造方法，还包括：用硼磷硅玻璃形成所述平坦化层。
16.根据权利要求1、2、6或7所述的制造方法，还包括：
在施加所述导电材料以形成所述源极线之后，在所述平坦化层上施加硬掩模，所述硬掩模具有水平面平坦的上表面；在所述导电材料中形成一个凹槽；
用介电层填充所述凹槽；
将所述介电层平坦化成所述硬掩模的水平面；以及施加金属层。
17.半导体存储器件，包括：
在载体上方的存储单元阵列和多个选择晶体管；
至少一条源极线；以及
排列在所述存储单元阵列上方的导电材料的防护层。
18.根据权利要求17所述的半导体存储器件，还包括：
多条位线以及将所述位线与所述载体中的掺杂区的位线进行连接的通孔。
19.根据权利要求17或18所述的半导体存储器件，还包括：
与所述源极线的电连接和与通过图样化后的金属层的一部分提供的所述防护层的电连接，所述电连接彼此电绝缘。
20.根据权利要求17或18所述的半导体存储器件，还包括：
形成NAND型闪存器件的所述存储单元阵列和所述多个选择晶体管。
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