KR100505108B1 - 소노스 기억셀 및 그 제조방법 - Google Patents
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Abstract
소노스 기억셀 및 그 제조방법을 제공한다. 이 기억 셀은, 반도체 기판 내에 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역과, 소오스 영역 및 드레인 영역 사이에 정의된 채널영역을 포함한다. 소오스 영역 및 드레인 영역에 인접한 채널영역의 가장자리 상에 전하저장 절연층이 형성된다. 전하저장 절연층 사이의 채널영역 상에 게이트 절연막이 형성되고, 게이트 절연막 및 전하저장 절연층 상에 게이트 전극이 형성된다. 이 소자의 제조방법에 따르면, 반도체 기판에 다층절연층, 하부 도전막 및 하드마스크막을 차례로 적층하는 것을 포함한다. 하드마스크막, 하부 도전막 및 다층절연층을 차례로 패터닝하여 갭영역을 형성한다. 갭영역에 노출된 반도체 기판 및 하부 도전막의 표면에 게이트 산화막을 형성하고, 게이트산화막 상에 갭 영역을 채우는 게이트 패턴을 형성한다. 하드마스크막을 제거하고 노출된 게이트 패턴의 측벽에 상부 측벽패턴을 형성한다. 하부 도전막 및 다층절연층을 패터닝하여 상부 측벽패턴 하부에 하부 측벽패턴 및 전하전장절연층을 형성한다. 게이트 패턴 및 상부 측벽패턴을 식각마스크로 사용하여 전하저장 절연층에 인접한 기판 내에 소오스영역 및 드레인 영역을 형성한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 다층절연층에 전하를 저장하는 소노스 기억 셀 및 그 제조방법에 관한 것이다.
소노스 기억 소자는 모스트랜지스터와 동일한 구조를 가지고, 터널절연막, 전하트랩층 및 블로킹절연막의 다층절연층을 게이트 절연막으로 사용한다. 상기 전하트랩층은 통상적으로 실리콘질화막으로 형성된다. 소노스 기억 소자는 FN터널링(Fouler-nordheim tunneling) 또는 열전하주입(Hot Carrier Injection)을 적용하여 정보를 기입하거나 소거한다. 미국특허번호 5,768,192호 "비대칭 전하트랩을 이용한 비활성 반도체 기억 셀"(U.S. Patent No. 5,768,192 "NON-VOLATILE SEMICONDUCTOR MEMORY CELL UTILIZING ASYMMETRICAL CHARGE TRAPPING")은 열전자 주입에 의해 정보를 기입/소거하는 소노스 기억 셀을 제공한다.
도 1은 종래의 소노스 기억 셀을 나타낸 단면도이다.
도 1을 참조하면, 종래의 소노스 기억 셀은 반도체 기판(10) 내에 소오스 영역(12) 및 드레인 영역(14)이 형성되고, 상기 소오스 영역(12) 및 상기 드레인 영역(14) 사이에 정의된 채널 영역 상에 게이트 전극(22)이 형성된다. 상기 게이트 전극(22) 및 상기 반도체 기판 사이에 터널산화막(16), 전하트랩층(18) 및 블로킹절연막(20)이 적층된 다층절연층이 개재된다.
소오스 영역(12)에 접지 전압을 인가하고, 게이트 전극(22) 및 드레인 영역(14)에 각각 게이트 전압 및 드레인 전압을 인가하면 드레인 영역(14)에 인접한 채널영역에서 열전하(Hot carrier)가 발생하여 전하저장영역(24)에 전자 또는 정공이 트랩된다. 게이트 전압 및 드레인 전압의 극성에 따라 전자 또는 정공이 상기 전하저장영역(24)에 트랩된다. 종래의 소노스 기억 셀은 전하저장영역(24)이 특정되어 있지 않고, 열전하주입(Hot Carrier Injection)이 일어나는 영역에 의존하여 그 위치가 결정된다. 따라서, 기입 및 소거 시 전자가 주입되는 영역과 정공이 주입되는 영역이 다를 경우, 기입/소거 사이클을 반복함에 따라 문턱전압이 변경되는 문제를 유발할 수 있다. 이 외에도, 전하가 트랩되는 전하트랩층(18)이 전하저장영역(24) 사이에 연결되어 있기 때문에 열에너지를 얻은 전하트랩층을 따라 측방으로 이동함으로써 두 영역 사이의 데이터 식별성이 떨어진다. 또한, 사진식각공정(photo lithography etching process)에 의해 전하트랩층의 면적이 결정되기 때문에 트랩사이트(trap site)의 산포가 커질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 데이타 식별성이 우수한 2비트 기억가능한 소노스 기억 셀(two bits programable SONOS memory cell) 및 그 제조방법 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 균일한 폭의 전하트랩층을 갖는 소노스 기억 셀 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 트랩된 전하의 측방향 이동이 방지된 소노스 기억 셀 및 그 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명은 게이트 전극 하부에서 서로 이격된 전하저장 절연층을 갖는 소노스 기억 셀을 제공한다. 이 기억 셀은, 반도체 기판 내에 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 상기 드레인 영역 사이에 정의된 채널영역을 포함한다. 상기 소오스 영역 및 상기 드레인 영역에 인접한 상기 채널영역의 가장자리 상에 전하저장 절연층이 형성된다. 상기 전하저장 절연층 사이의 상기 채널영역 상에 게이트 절연막이 형성되고, 상기 게이트 절연막 및 상기 전하저장 절연층 상에 게이트 전극이 형성된다.
상기 게이트 전극은 상기 게이트 절연막 상에 형성된 게이트 패턴과, 상기 게이트 패턴의 측벽에 적층된 하부 측벽패턴 및 상부 측벽패턴으로 이루어질 수 있다. 상기 하부 측벽패턴은 상기 게이트 패턴 및 상기 상부 측벽패턴과 전기적으로 접속되거나, 상기 게이트 패턴 및 상기 상부 측벽패턴으로부터 전기적으로 절연될 수도 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명은 게이트 전극 하부에서 서로 이격된 전하저장 절연층을 갖는 소노스 기억 셀의 제조방법을 제공한다. 이 방법은, 반도체 기판에 다층절연층, 하부 도전막 및 하드마스크막을 차례로 적층하는 것을 포함한다. 상기 하부 도전막 및 상기 하드마스크막 사이에 층간절연막을 더 형성할 수도 있다. 상기 하드마스크막, 상기 하부 도전막 및 상기 다층절연층을 차례로 패터닝하여 갭영역을 형성한다. 상기 층간절연막을 형성할 경우 상기 갭영역을 형성할 때 상기 층간절연막도 함께 패터닝된다. 상기 갭영역에 노출된 반도체 기판 및 상기 하부 도전막의 표면에 게이트 산화막을 형성한다. 상기 게이트산화막 상에 상기 갭 영역을 채우는 게이트 패턴을 형성한다. 상기 하드마스크막을 제거하여 상기 게이트 패턴의 측벽의 일부분을 노출시키고, 상기 노출된 게이트 패턴의 측벽에 상부 측벽패턴을 형성한다. 상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 하부 도전막 및 상기 다층절연층을 패터닝하여 상기 상부 측벽패턴 하부에 하부 측벽패턴 및 전하전장절연층을 형성한다. 상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 전하저장 절연층에 인접한 기판 내에 소오스영역 및 드레인 영역을 형성한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 소노스 기억 셀을 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 소노스 기억 셀은 반도체 기판(50) 내에 형성된 소오스 영역(74s) 및 드레인 영역(74d)을 포함한다. 상기 소오스 영역(74s) 및 상기 드레인 영역(74d) 사이의 영역은 채널 영역(76)에 해당한다. 상기 채널 영역(76) 상에 게이트 절연막(64) 및 전하저장 절연층(72)이 형성되고, 상기 게이트 절연막(64) 및 상기 전하저장 절연층(72) 상에 게이트 전극(70)이 형성된다. 상기 전하저장 절연층(72)은 상기 채널 영역(76) 상에서 상기 소오스 영역(74s) 및 상기 드레인 영역(74d)에 인접하여 형성된다. 상기 게이트 절연막(64)은 상기 전하저장 절연층(72)의 측벽에 정렬되어 수직으로 연장된 측벽(64s)을 갖는다. 상기 게이트 전극(70)은 상기 게이트 절연막(64) 상에 형성된 게이트 패턴(66)과, 상기 게이트 패턴(66)의 측벽에 적층된 하부 측벽패턴(58a) 및 상부 측벽패턴(68a)을 포함한다. 상기 게이트 패턴(66)의 상부는 실리사이드층(66s)이 형성될 수도 있다. 제1 실시예에서, 상기 게이트 절연막(64)은 상기 하부 측벽 패턴(58a)과 상기 게이트 패턴(66) 사이의 영역까지 연장되어 형되고, 상기 게이트 패턴(66), 상기 상부 측벽패턴(68a) 및 상기 하부 측벽패턴(58a)은 도전막으로 형성되어 전기적으로 접속된다.
이 기억 셀은, 게이트 전극(70), 소오스 영역(74s) 및 드레인 영역(74d)에 각각 게이트 전압(Vg), 소오스 전압(Vs) 및 드레인 전압(Vd)을 인가함으로써 데이타를 기입 또는 소거한다. 소오스 전압(Vs)과 드레인 전압(Vd)의 전위차에 따라 소오스 영역(74s)에 인접한 전하저장절연층 또는 드레인 영역(74d)에 인접한 전하저장절연층이 선택된다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 소노스 기억 셀의 제조방법을 나타낸 공정단면도들이다.
도 3을 참조하면, 반도체 기판(50) 상에 터널산화막(52), 전하트랩층(54) 및 블로킹절연막(56)을 적층하여 다층절연막을 형성하고, 상기 다층절연막 상에 하부 도전막(58) 및 하드마스크막(60)을 형성한다. 상기 다층절연막은 예컨대 실리콘산화막, 실리콘질화막 및 실리콘산화막을 적층하여 형성할 수 있고, 상기 하부 도전막(58)은 폴리실리콘막으로 형성할 수 있다. 상기 터널산화막(52)으로 금속산화막, 실리콘산화질화막, 실리콘산화막과 금속산화막의 적층막 또는 실리콘산화막과 실리콘산화질화막의 적층막을 사용할 수도 있다.
도 4를 참조하면, 상기 하드마스크막(60), 상기 하부 도전막(58) 및 상기 다층절연막을 차례로 패터닝하여 갭영역(62)을 형성한다. 상기 갭 영역(62)에 노출된 반도체 기판(50) 및 상기 하부 도전막(58)의 표면에 게이트 절연막(64)을 형성한다. 상기 게이트 절연막(64)은 열산화막으로 형성하거나 CVD산화막으로 80Å 내지 150Å의 두께로 형성할 수 있다. 상기 게이트 절연막(64)를 형성하기 전 또는 후에 상기 하드마스크막(60)을 이온주입 마스크로 사용하여 상기 반도체 기판(50) 내에 문턱전압 조절을 위한 불순물을 주입할 수도 있다.
도 5를 참조하면, 상기 하드마스크막(60) 상에 상기 갭 영역(62)을 채우는 게이트 도전막을 형성하고, 화학적 기계적 연마공정을 적용하여 상기 게이트 도전막을 연마하여 상기 갭 영역(62)을 채우는 게이트 패턴(66)을 형성한다. 상기 게이트 패턴(66)이 형성된 기판에 실리사이드화 공정을 적용하여 상기 게이트 패턴(66) 상에 실리사이드층(66s)을 형성할 수도 있다.
도 6을 참조하면, 하드마스크막(60)을 제거한다. 상기 하드마스크막(60)은 실리콘질화막으로 형성할 수 있고 암모니아 또는 인산용액을 이용한 습식식각법으로 제거할 수 있다. 상기 하드마스크막(60)이 제거된 기판의 전면에 상부 도전막(68)을 콘포말하게 형성한다. 상기 상부 도전막(68)의 두께는 기억 셀의 전하저장영역의 폭을 결정하기 때문에 요구되는 셀 특성에 따라 적절히 조절하여 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 상부 도전막(68) 및 상기 하부 도전막(58)을 이방성 식각하여 상기 게이트 패턴(66)의 측벽에 적층된 하부 측벽패턴(58a) 및 상부 측벽패턴(68a)을 형성한다. 계속해서, 상기 게이트 패턴(66) 및 상기 상부 측벽패턴(68a)을 식각마스크로 사용하여 상기 다층절연막을 패터닝하여 터널산화막(52), 전하트랩층(54) 및 블로킹절연막(56)이 적층된 전하저장절연층(72)을 형성한다. 상기 반도체 기판(50)에 불순물을 주입하여 상기 전하저장절연층(72)에 인접한 소오스 영역(74s) 및 드레인 영역(74d)을 형성한다.
도 8은 본 발명의 제2 실시예에 따른 소노스 기억 셀을 나타낸 단면도이다.
도 8을 참조하면, 제2 실시예에 따른 소노스 기억 셀은 반도체 기판(50) 내에 형성된 소오스 영역(74s) 및 드레인 영역(74d)을 포함한다. 상기 소오스 영역(74s) 및 상기 드레인 영역(74d) 사이의 영역은 채널 영역(76)에 해당한다. 상기 채널 영역(76) 상에 게이트 절연막(64) 및 전하저장 절연층(72)이 형성되고, 상기 게이트 절연막(64) 및 상기 전하저장 절연층(72) 상에 게이트 전극(70)이 형성된다. 상기 전하저장 절연층(72)은 상기 채널 영역(76) 상에서 상기 소오스 영역(74s) 및 상기 드레인 영역(74d)에 인접하여 형성된다. 상기 게이트 절연막(64)은 상기 전하저장 절연층(72)의 측벽에 정렬되어 수직으로 연장된 측벽(64s)을 갖는다. 상기 게이트 전극(70)은 상기 게이트 절연막(64) 상에 형성된 게이트 패턴(66)과, 상기 게이트 패턴(66)의 측벽에 적층된 하부 측벽패턴(58a) 및 상부 측벽패턴(68a)을 포함한다. 상기 게이트 전극(70)은 상기 하부 측벽패턴(58a) 및 상기 상부 측벽패턴(68a) 사이에 개재된 게이트 층간절연막(inter-gate insulating layer;59a)를 더 포함한다. 상기 게이트 패턴(66)의 상부는 실리사이드층(66s)이 형성될 수도 있다. 제1 실시예에서, 상기 게이트 절연막(64)은 상기 하부 측벽 패턴(58a)과 상기 게이트 패턴(66) 사이의 영역까지 연장되어 상기 게이트 층간절연막(59a)와 연결된다. 따라서, 상기 하부 측벽 패턴(58a)은 상기 게이트 패턴(66) 및 상기 상부 측벽패턴(68a)으로부터 절연된다.
이 기억 셀은, 게이트 패턴(66), 하부 측벽패턴(58a), 소오스 영역(74s) 및 드레인 영역(74d)에 각각 제1 게이트 전압(Vg), 제2 게이트 전압(Vf), 소오스 전압(Vs) 및 드레인 전압(Vd)을 인가함으로써 데이타를 기입 또는 소거한다. 소오스 전압(Vs)과 드레인 전압(Vd)의 전위차에 따라 소오스 영역(74s)에 인접한 전하저장절연층 또는 드레인 영역(74d)에 인접한 전하저장절연층이 선택된다. 제 2실시예에 따른 소노스 기억 셀은 게이트 패턴 및 선택되지 않은 전하저장절연층 상의 하부 측벽패턴에는 채널영역에 역전층(inversion layer)를 형성하기 위한 낮은 전압을 인가하면서, 선택된 전하저장 절연층 상의 하부 측벽패턴에 열전하 발생을 위한 높은 전압을 인가할 수 있다. 따라서, 기입 및 소거동작에서 선택되지 않은 전하저장절연층의 데이타 유지특성(data retention)이 더욱 더 우수하다.
도 9내지 도 14는 본 발명의 제2 실시예에 따른 소노스 기억 셀의 제조방법을 나타낸 공정단면도들이다.
도 9을 참조하면, 반도체 기판(50) 상에 터널산화막(52), 전하트랩층(54) 및 블로킹절연막(56)을 적층하여 다층절연막을 형성하고, 상기 다층절연막 상에 하부 도전막(58), 층간절연막(interlayer insulating layer; 59) 및 하드마스크막(60)을 형성한다. 상기 다층절연막은 예컨대 실리콘산화막, 실리콘질화막 및 실리콘산화막을 적층하여 형성할 수 있고, 상기 하부 도전막(58)은 폴리실리콘막으로 형성할 수 있다. 상기 터널산화막(52)으로 금속산화막, 실리콘산화질화막, 실리콘산화막과 금속산화막의 적층막 또는 실리콘산화막과 실리콘산화질화막의 적층막을 사용할 수도 있다.
도 10를 참조하면, 상기 하드마스크막(60), 상기 하부 도전막(58), 상기 층간절연막(59) 및 상기 다층절연막을 차례로 패터닝하여 갭영역(62)을 형성한다. 상기 갭 영역(62)에 노출된 반도체 기판(50) 및 상기 하부 도전막(58)의 표면에 게이트 절연막(64)을 형성한다. 상기 게이트 절연막(64)은 열산화막으로 형성하거나 CVD산화막으로 80Å 내지 150Å의 두께로 형성할 수 있다. 상기 게이트 절연막(64)는 상기 갭 영역(62)의 측벽을 따라 연장되어 상기 층간절연막(59)와 연결된다. 상기 게이트 절연막(64)를 형성하기 전 또는 후에 상기 하드마스크막(60)을 이온주입 마스크로 사용하여 상기 반도체 기판(50) 내에 문턱전압 조절을 위한 불순물을 주입할 수도 있다.
도 11을 참조하면, 상기 하드마스크막(60) 상에 상기 갭 영역(62)을 채우는 게이트 도전막을 형성하고, 화학적 기계적 연마공정을 적용하여 상기 게이트 도전막을 연마하여 상기 갭 영역(62)을 채우는 게이트 패턴(66)을 형성한다. 상기 게이트 패턴(66)이 형성된 기판에 실리사이드화 공정을 적용하여 상기 게이트 패턴(66) 상에 실리사이드층(66s)을 형성할 수도 있다.
도 12를 참조하면, 하드마스크막(60)을 제거한다. 상기 하드마스크막(60)은 실리콘질화막으로 형성할 수 있고 암모니아 또는 인산용액을 이용한 습식식각법으로 제거할 수 있다. 상기 하드마스크막(60)이 제거된 기판의 전면에 상부 도전막(68)을 콘포말하게 형성한다. 상기 상부 도전막(68)의 두께는 기억 셀의 전하저장영역의 폭을 결정하기 때문에 요구되는 셀 특성에 따라 적절히 조절하여 형성하는 것이 바람직하다.
도 13을 참조하면, 상기 상부 도전막(68)을 이방성 식각하여 상기 게이트 패턴(66)의 측벽에 상부 측벽패턴(68a)을 형성한다. 상기 게이트 패턴(66) 및 상기 상부 측벽패턴(68a)을 식각마스크로 사용하여 상기 층간절연막()을 패터닝 하여 게이트 층간절연막(inter-gate insulating layer; 59a)를 형성한다.
도 14를 참조하면, 상기 하부 도전막(58)을 이방성 식각하여 상기 게이트 층간절연막(59a) 하부에 하부 측벽패턴(58a)을 형성하고, 상기 게이트 패턴(66) 및 상기 상부 측벽패턴(68a)을 식각마스크로 사용하여 다층절연막을 패터닝하여 터널산화막(52), 전하트랩층(54) 및 블로킹절연막(56)이 적층된 전하저장절연층(72)을 형성한다. 상기 반도체 기판(50)에 불순물을 주입하여 상기 전하저장절연층(72)에 인접한 소오스 영역(74s) 및 드레인 영역(74d)을 형성한다.
종래의 소노스 기억 셀은 등가 산화막 두께(EOT;equivalent oxide thickness)가 게이트 절연막보다 두꺼운 전하 저장 절연층이 채널영역 상에 형성되나, 본 발명에 따르면, 전하 저장 절연층이 소오스 영역 및 드레인 영역에 인접한 영역에만 형성되고, 그외에 채널영역 상에는 얇은 게이트 절연막이 형성된다.
상술한 것과 같이, 본 발명에 따르면, 전하가 트랩되는 영역에만 전하 저장 절연층을 형성함으로써 소노스 기억 셀의 동작속도를 향상시킬 수 있다. 또한, 전하저장 절연층의 폭을 균일하게 제어할 수 있기 때문에 셀 특성의 산포를 줄일 수 있고, 채널 영역 상에 전하 저장 절연층을 분리하여 형성함으로써 서로간의 데이타 식별력을 향상시킬 수 있다. 더 나아가서, 전하 저장 절연층의 채널 길이 방향 폭을 미세화할 수 있기 때문에 전자 및 정공이 주입되는 영역을 일치시킬 수 있다.
도 1은 종래의 소노스 기억 셀을 나타낸 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 소노스 기억 셀을 나타낸 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 소노스 기억 셀의 제조방법을 나타낸 공정단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 소노스 기억 셀을 나타낸 단면도이다.
도 9 내지 도 14는 본 발명의 제2 실시예에 따른 소노스 기억 셀의 제조방법을 나타낸 공정단면도들이다.
Claims (21)
- 반도체 기판 내에 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이에 정의된 채널영역;상기 소오스 영역 및 상기 드레인 영역에 인접한 상기 채널영역의 가장자리 상에 각각 형성된 전하저장 절연층;상기 전하저장 절연층 사이의 상기 채널영역 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 패턴; 및상기 전하저장 절연층들 상에 각각 형성된 게이트 측벽 패턴을 포함하되,상기 게이트 측벽 패턴들은 각각 상기 게이트 패턴의 일 측벽에 접촉되어 서로 대칭인 스페이서 형상을 가지고, 상기 전하저장 절연층의 측벽은 상기 게이트 측벽 패턴의 측벽에 자기정렬된 것을 특징으로 하는 소노스 기억 셀.
- 제1 항에 있어서,상기 전하저장 절연층은,터널산화막, 전하트랩층 및 블로킹절연막이 적층된 다층절연층인 것을 특징으로 하는 소노스 기억 셀.
- 제1 항에 있어서,상기 게이트 절연막은,상기 전하저장 절연층보다 얇은 등가 산화막 두께(EOT;equivalent oxide thickness)를 갖는 것을 특징으로 하는 소노스 기억 셀.
- 제1 항에 있어서,상기 게이트 절연막은,상기 전하저장 절연층의 측벽에 정렬되어 수직으로 연장된 측벽을 갖는 것을 특징으로 하는 소노스 기억 셀.
- 삭제
- 반도체 기판 내에 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이에 정의된 채널영역;상기 소오스 영역 및 상기 드레인 영역에 인접한 상기 채널영역의 가장자리 상에 서로 이격되어 형성된 한 쌍의 전하저장 절연층;상기 전하저장 절연층들 사이의 상기 채널영역 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 패턴;상기 전하저장 절연층 상에 형성된 하부 측벽 패턴;및상기 하부 측벽 패턴들 상에 각각 형성된 상부 측벽 패턴을 포함하되, 상기 상부 측벽 패턴들은 상기 하부 측벽 패턴의 상부 및 상기 게이트 패턴의 일 측벽에 접하며 서로 대칭인 스페이서 형상을 가지고, 상기 하부 측벽 패턴의 측벽과 상기 전하저장 절연층의 측벽은 상기 상부 측벽 패턴의 측벽에 자기정렬된 것을 특징으로 하는 소노스 기억 셀.
- 제6 항에 있어서,상기 전하저장 절연층은,터널산화막, 전하트랩층 및 블로킹절연막이 적층된 다층절연층인 것을 특징으로 하는 소노스 기억 셀.
- 제6 항에 있어서,상기 게이트 절연막은,상기 전하저장 절연층보다 얇은 등가 산화막 두께(EOT;equivalent oxide thickness)를 갖는 것을 특징으로 하는 소노스 기억 셀.
- 제6 항에 있어서,상기 게이트 절연막은,상기 전하저장 절연층 및 상기 하부 측벽 패턴의 측벽에 정렬되어 수직으로 연장된 측벽을 갖는 것을 특징으로 하는 소노스 기억 셀.
- 반도체 기판 내에 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역;상기 소오스 영역 및 상기 드레인 영역 사이에 정의된 채널영역;상기 소오스 영역 및 상기 드레인 영역에 인접한 상기 채널영역의 가장자리 상에 서로 이격되어 형성된 한 쌍의 전하저장 절연층;상기 전하저장 절연층들 사이의 상기 채널영역 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 패턴;상기 전하저장 절연층 상에 각각 형성된 제 1 및 제 2 하부 측벽 패턴;및상기 제 1 및 제 2 하부 측벽 패턴 상에 각각 형성된 상부 측벽 패턴을 포함하되,상기 상부 측벽 패턴들은 각각 상기 게이트 패턴의 측벽에 접하여 서로 대칭인 스페이서 형상을 가지고, 상기 하부 측벽 패턴은 상기 상부 측벽 패턴 및 상기 게이트 패턴과 전기적으로 절연되고, 상기 제 1 및 제 2 하부 측벽 패턴은 독립적으로 전압이 인가되는 것을 특징으로 하는 소노스 기억 셀.
- 제10 항에 있어서,상기 전하저장 절연층은,터널산화막, 전하트랩층 및 블로킹절연막이 적층된 다층절연층인 것을 특징으로 하는 소노스 기억 셀.
- 제10 항에 있어서,상기 게이트 절연막은,상기 전하저장 절연층보다 얇은 등가 산화막 두께(EOT;equivalent oxide thickness)를 갖는 것을 특징으로 하는 소노스 기억 셀.
- 제10 항에 있어서,상기 하부 측벽 패턴 및 상기 상부 측벽 패턴 사이에 개재된 게이트 층간 절연막을 더 포함하는 것을 특징으로 하는 소노스 기억 셀.
- 제10 항에 있어서,상기 게이트 절연막은,상기 전하트랩절연막의 측벽 및 상기 하부 측벽 패턴의 측벽에 정렬되어 수직으로 연장된 측벽을 갖는 것을 특징으로 하는 소노스 기억 셀.
- 제10 항에 있어서,상기 게이트 패턴 및 상기 제 1, 제 2 하부 측벽 패턴은 각각 독립적으로 전압이 인가되는 것을 특징으로 하는 소노스 기억 셀.
- 반도체 기판에 다층절연층, 하부 도전막 및 하드마스크막을 차례로 적층하는 단계;상기 하드마스크막, 상기 하부 도전막 및 상기 다층절연층을 차례로 패터닝하여 갭영역을 형성하는 단계;상기 갭영역에 노출된 반도체 기판 및 상기 하부 도전막의 표면에 게이트 산화막을 형성하는 단계;상기 게이트산화막 상에 상기 갭 영역을 채우는 게이트 패턴을 형성하는 단계;상기 하드마스크막을 제거하여 상기 게이트 패턴의 측벽의 일부분을 노출시키는 단계;상기 노출된 게이트 패턴의 양 측벽에 각각 접하며 서로 대칭인 스페이서 형상의 상부 측벽패턴들을 형성하는 단계;상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 하부 도전막 및 상기 다층절연층을 자기정렬 식각하여 상기 상부 측벽패턴 하부에 상기 상부 측벽 패턴의 측벽에 정렬된 측벽을 가지는 하부 측벽패턴 및 전하전장절연층을 형성하는 단계;상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 전하저장 절연층에 인접한 기판 내에 소오스영역 및 드레인 영역을 형성하는 단계를 포함하는 소노스 기억셀 형성방법.
- 제16 항에 있어서,상기 갭영역에 노출된 반도체 기판 내에 불순물을 주입하여 채널영역을 형성하는 단계를 더 포함하는 소노스 기억셀 형성방법.
- 제16 항에 있어서,상기 상부 측벽패턴을 형성하는 단계는,상기 하드마스크막이 제거된 반도체 기판 상에 콘포말한 상부 도전막을 형성하는 단계;및상기 상부 도전막을 이방성 식각하여 상기 하부 도전막을 노출시키는 단계를 포함하는 소노스 기억 셀.
- 반도체 기판에 다층절연층, 하부 도전막, 층간절연막 및 하드마스크막을 차례로 적층하는 단계;상기 하드마스크막, 상기 층간절연막, 상기 하부 도전막 및 상기 다층절연층을 차례로 패터닝하여 갭영역을 형성하는 단계;상기 갭영역에 노출된 반도체 기판 및 상기 하부 도전막의 표면에 게이트 산화막을 형성하는 단계;상기 게이트산화막 상에 상기 갭 영역을 채우는 게이트 패턴을 형성하는 단계;상기 하드마스크막을 제거하여 상기 층간절연막을 노출시키는 단계;상기 층간절연막 상의 상기 게이트 패턴의 양 측벽에 각각 접하며 서로 대칭인 스페이서 형상의 상부 측벽패턴을 형성하는 단계;상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 층간절연막, 상기 하부 도전막 및 상기 다층절연층을 자기정렬 식각하여 상기 상부 측벽패턴 하부에 상기 상부 측벽 패턴의 측벽에 정렬된 측벽을 가지는 게이트 층간절연막, 하부 측벽패턴 및 전하전장절연층을 형성하는 단계;상기 게이트 패턴 및 상기 상부 측벽패턴을 식각마스크로 사용하여 상기 전하저장 절연층에 인접한 기판 내에 소오스영역 및 드레인 영역을 형성하는 단계를 포함하는 소노스 기억셀 형성방법.
- 제19 항에 있어서,상기 갭영역에 노출된 반도체 기판 내에 불순물을 주입하여 채널영역을 형성하는 단계를 더 포함하는 소노스 기억셀 형성방법.
- 제19 항에 있어서,상기 상부 측벽패턴을 형성하는 단계는,상기 하드마스크막이 제거된 반도체 기판 상에 콘포말한 상부 도전막을 형성하는 단계;및상기 상부 도전막을 이방성 식각하여 상기 층간절연막을 노출시키는 단계를 포함하는 소노스 기억 셀.
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