JPS62249487A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS62249487A JPS62249487A JP9205086A JP9205086A JPS62249487A JP S62249487 A JPS62249487 A JP S62249487A JP 9205086 A JP9205086 A JP 9205086A JP 9205086 A JP9205086 A JP 9205086A JP S62249487 A JPS62249487 A JP S62249487A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に、Ｅ Ｐ
ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）やＥ
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に適用して有効な技術
に関するものである。
ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）やＥ
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に適用して有効な技術
に関するものである。
ＥＥＰＲＯＭについては１例えば「日経エレクトロニク
スＪ 、 １９８５年７月２９日号、 ｐ、１９５〜ｐ
、２０９に記載されている。その概要は次のとおりであ
る。
スＪ 、 １９８５年７月２９日号、 ｐ、１９５〜ｐ
、２０９に記載されている。その概要は次のとおりであ
る。
すなわち、この文献に記載されているＥＥＰＲＯＭは二
層多結晶Ｓｉ（シリコン）構造のＥＰＲＯＭに消去ゲー
トを加えたものであって、このＥＥＰＲＯＭにおいては
、半導体基板の表面に設けられたフィールド絶縁膜上に
その両端部が延在するようにフローティングゲート及び
制御ゲートが順次設けられ、このフローティングゲート
の一端部とフィールド絶縁膜との間に多結晶Ｓ１から成
る消去ゲートが設けられている。そして、この消去ゲー
トにより一括消去を行っている。
層多結晶Ｓｉ（シリコン）構造のＥＰＲＯＭに消去ゲー
トを加えたものであって、このＥＥＰＲＯＭにおいては
、半導体基板の表面に設けられたフィールド絶縁膜上に
その両端部が延在するようにフローティングゲート及び
制御ゲートが順次設けられ、このフローティングゲート
の一端部とフィールド絶縁膜との間に多結晶Ｓ１から成
る消去ゲートが設けられている。そして、この消去ゲー
トにより一括消去を行っている。
しかしながら、上述の従来のＥＥＦＲＯＭの製造時にお
いては、消去ゲート、フローティングゲート及び制御ゲ
ートの形成のためのフォトリソグラフィ一工程において
それぞれフォトマスクのマスク合わせが必要であるため
、大きなマスク合わせ余裕が必要であり、このためメモ
リセルのサイズの縮小が固壁であるという問題がある。
いては、消去ゲート、フローティングゲート及び制御ゲ
ートの形成のためのフォトリソグラフィ一工程において
それぞれフォトマスクのマスク合わせが必要であるため
、大きなマスク合わせ余裕が必要であり、このためメモ
リセルのサイズの縮小が固壁であるという問題がある。
本発明の目的は、メモリセルサイズの縮小が可能な技術
を提供することにある。
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、制御ゲートの側面に少なくとも消去ゲートを
前記制御ゲートに対して自己整合的に設けている。
前記制御ゲートに対して自己整合的に設けている。
上記した手段によれば、消去ゲー１〜の形成のためのフ
ォトリソグラフィ一工程におけるフォトマスクのマスク
合わせ余裕が不要となり、このためメモリセルのサイズ
の縮小が可能である。
ォトリソグラフィ一工程におけるフォトマスクのマスク
合わせ余裕が不要となり、このためメモリセルのサイズ
の縮小が可能である。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図は本発明の一実施例によるＥＰＲＯＭの平面図、
第２図は第１図のＡ−Ａ線の断面図、第３図は第１図及
び第２図に示すＥＰＲＯＭの等価回路を示す回路図であ
る。
第２図は第１図のＡ−Ａ線の断面図、第３図は第１図及
び第２図に示すＥＰＲＯＭの等価回路を示す回路図であ
る。
第１図及び第２図に示すように、本実施例によるＥＰＲ
ＯＭにおいては、例えばｐ型Ｓｉ基板のような半導体基
板ｌの表面に例えばＳｉＯ２膜のようなフィールド絶縁
膜２が設けられている。このフィールド絶縁膜２で囲ま
れた活性領域表面には例えばＳｉＯ２膜のようなゲート
絶縁膜３が設けられ。
ＯＭにおいては、例えばｐ型Ｓｉ基板のような半導体基
板ｌの表面に例えばＳｉＯ２膜のようなフィールド絶縁
膜２が設けられている。このフィールド絶縁膜２で囲ま
れた活性領域表面には例えばＳｉＯ２膜のようなゲート
絶縁膜３が設けられ。
このゲート絶縁膜３上に、例えば不純物がドープされた
多結晶Ｓ１膜から成る制御ゲートＣＧが設けられている
。この制御ゲートＣＧの側面には、例えばＳｉ○２ｖの
ような絶縁膜４を介して、例えば不純物がドープされた
多結晶Ｓｉ膜から成るフローティングゲートＦＧが前記
制御ゲートＣＧに対して自己整合的に設けられている。
多結晶Ｓ１膜から成る制御ゲートＣＧが設けられている
。この制御ゲートＣＧの側面には、例えばＳｉ○２ｖの
ような絶縁膜４を介して、例えば不純物がドープされた
多結晶Ｓｉ膜から成るフローティングゲートＦＧが前記
制御ゲートＣＧに対して自己整合的に設けられている。
これによって。
フローティングゲートＦＧの形成のためのフォトリソグ
ラフィ一工程におけるフォトマスクのマスク合わせ余裕
が不要となる。従って、この分だけメモリセルのサイズ
の縮小が可能である。
ラフィ一工程におけるフォトマスクのマスク合わせ余裕
が不要となる。従って、この分だけメモリセルのサイズ
の縮小が可能である。
前記フローティングゲートＦＧの側面には１例えば５ｉ
Ｏｚ膜のような絶縁膜５を介して、例えば不純物がドー
プされた多結晶ｓ１膜から成る消去ゲートＥＧが前記制
御ゲートＣＧ及び前記フローティングゲートＦＧに対し
て自己整合的に設けられている。これによって、消去ゲ
ートＥＧの形成のためのフォトリソグラフィ一工程にお
けるフォトマスクのマスク合わせ余裕も不要となる。こ
のため、この分だけさらにメモリセルサイズの縮小が可
能であり、従ってメモリセルの高集積密度化を図ること
ができる。また、メモリセル部における段差は制御ゲー
トＣＧの厚さのみによって決定されるので、従来のよう
に三層多結晶Ｓｉ構造とした場合に比べて、段差を低減
することができる６さらに、これらの制御ゲートＣＧ、
フローティングゲー１− Ｆ Ｃ及び消去ゲートＥＧを
覆うように、例えばＳｉＯ２膜のような絶縁膜６が設け
られている。
Ｏｚ膜のような絶縁膜５を介して、例えば不純物がドー
プされた多結晶ｓ１膜から成る消去ゲートＥＧが前記制
御ゲートＣＧ及び前記フローティングゲートＦＧに対し
て自己整合的に設けられている。これによって、消去ゲ
ートＥＧの形成のためのフォトリソグラフィ一工程にお
けるフォトマスクのマスク合わせ余裕も不要となる。こ
のため、この分だけさらにメモリセルサイズの縮小が可
能であり、従ってメモリセルの高集積密度化を図ること
ができる。また、メモリセル部における段差は制御ゲー
トＣＧの厚さのみによって決定されるので、従来のよう
に三層多結晶Ｓｉ構造とした場合に比べて、段差を低減
することができる６さらに、これらの制御ゲートＣＧ、
フローティングゲー１− Ｆ Ｃ及び消去ゲートＥＧを
覆うように、例えばＳｉＯ２膜のような絶縁膜６が設け
られている。
なお第１図においては、この絶縁膜６の図示を省略した
。一方、半導体基板１中には、前記制御ゲートＣＧ、フ
ローティングゲートＦＣ及び消去ゲートＥＧに対して自
己整合的に、に型のソース領域７及びドレイン領域８が
設けられている。
。一方、半導体基板１中には、前記制御ゲートＣＧ、フ
ローティングゲートＦＣ及び消去ゲートＥＧに対して自
己整合的に、に型のソース領域７及びドレイン領域８が
設けられている。
本実施例によるＥＰＲＯＭにおける情報の書き込み又は
消去時の制御ゲートＣＧの印加電圧ｖｃ＆。
消去時の制御ゲートＣＧの印加電圧ｖｃ＆。
消去ゲートＥＣの印加電圧Ｖ、ｔ、及びドレイン電圧Ｖ
Ｄは次表に示すとおりである（第３図参照）。
Ｄは次表に示すとおりである（第３図参照）。
なお上表において、＋は正電圧を表し、ＧＮＤは接地電
位を表し、Ｆ−Ｎ トンネルはＦｏｖｌｅｒ −Ｎｏｒ
ｄｈｅｉｍのトンネル電流を意味する。
位を表し、Ｆ−Ｎ トンネルはＦｏｖｌｅｒ −Ｎｏｒ
ｄｈｅｉｍのトンネル電流を意味する。
次に１本実施例によるＥＰＲＯＭの製造方法について説
明する。
明する。
第１図に示すように、まず半導体基板１の表面に例えば
選択酸化法によりフィールド絶縁膜２を形成する。
選択酸化法によりフィールド絶縁膜２を形成する。
次に第４図に示すように、フィールド絶縁膜２で囲まれ
た活性領域表面に熱酸化法により例えばＳｉＯ２膜のよ
うなゲート絶縁膜３を形成した後、このゲート絶縁膜３
上に例えばＣＶＤ法により例えば多結晶Ｓ１膜を形成す
る。次にこの多結晶Ｓｉ膜に拡散、イオン打込み等によ
り不純物をドープした後、この多結晶Ｓ１膜をパターン
ニングして制御ゲートＣＧを形成する。この後、例えば
熱酸化法によりこの制御ゲートＣＧの表面に例えばＳｉ
Ｏ２膜のような絶縁膜４を形成する。
た活性領域表面に熱酸化法により例えばＳｉＯ２膜のよ
うなゲート絶縁膜３を形成した後、このゲート絶縁膜３
上に例えばＣＶＤ法により例えば多結晶Ｓ１膜を形成す
る。次にこの多結晶Ｓｉ膜に拡散、イオン打込み等によ
り不純物をドープした後、この多結晶Ｓ１膜をパターン
ニングして制御ゲートＣＧを形成する。この後、例えば
熱酸化法によりこの制御ゲートＣＧの表面に例えばＳｉ
Ｏ２膜のような絶縁膜４を形成する。
次に第５図に示すように、全面に例えばＣＶＤ法により
例えば多結晶Ｓｉ膜９を形成し、この多結晶Ｓｉ膜９に
拡散、イオン打込み等により不純物をドープした後、こ
の多結晶Ｓｉ膜９をパターンニングする。なお、このパ
ターンニング直後の多結晶Ｓｉ膜９は、第１図の一点鎖
線で示すように、フィールド絶縁膜２上において、制御
ゲートＣＧの延びる方向で互いに隣接するメモリセル間
で互いに分離されている。次に９例えば熱酸化法により
多結晶Ｓｉ膜９の表面に例えばＳｉＯ２膜のような絶縁
膜５を形成した後、この絶縁膜５の上に例えばＣＶＤ法
により例えば多結晶Ｓｉ膜１０を形成し、この多結晶Ｓ
ｉ膜１０に拡散、イオン打込み等により不純物をドープ
する。
例えば多結晶Ｓｉ膜９を形成し、この多結晶Ｓｉ膜９に
拡散、イオン打込み等により不純物をドープした後、こ
の多結晶Ｓｉ膜９をパターンニングする。なお、このパ
ターンニング直後の多結晶Ｓｉ膜９は、第１図の一点鎖
線で示すように、フィールド絶縁膜２上において、制御
ゲートＣＧの延びる方向で互いに隣接するメモリセル間
で互いに分離されている。次に９例えば熱酸化法により
多結晶Ｓｉ膜９の表面に例えばＳｉＯ２膜のような絶縁
膜５を形成した後、この絶縁膜５の上に例えばＣＶＤ法
により例えば多結晶Ｓｉ膜１０を形成し、この多結晶Ｓ
ｉ膜１０に拡散、イオン打込み等により不純物をドープ
する。
次に、この状態で例えば反応性イオンエツチング（ＲＩ
Ｅ）法により前記多結晶Ｓｉ膜１０、絶縁膜５、多結
晶Ｓｉ膜９及び絶縁膜４を基板表面に垂直方向に順次異
方性エツチングすることによって。
Ｅ）法により前記多結晶Ｓｉ膜１０、絶縁膜５、多結
晶Ｓｉ膜９及び絶縁膜４を基板表面に垂直方向に順次異
方性エツチングすることによって。
第６図に示すように、制御ゲートＣＧの側面にフローテ
ィングゲートＦＧ及び消去ゲートＥＧを前記制御ゲート
ＣＧに対して自己整合的に形成する。
ィングゲートＦＧ及び消去ゲートＥＧを前記制御ゲート
ＣＧに対して自己整合的に形成する。
次に、これらの制御ゲートＣＧ、フローティングゲート
ＦＧ及び消去ゲートＥＧをマスクとして例えばリンのよ
うな不純物を半導体基板１中に導入し、第２図に示すよ
うにソース領域７及びドレイン領域８を形成した後、こ
れらの制御ゲートＣＧ、フローティングゲートＦＧ及び
消去ゲートＥＧの表面に例えば熱酸化法により薄いＳｉ
Ｏ２膜のような絶縁膜６を形成して、第１図及び第２図
に示すように目的とするＥＰＲＯＭを完成させる。
ＦＧ及び消去ゲートＥＧをマスクとして例えばリンのよ
うな不純物を半導体基板１中に導入し、第２図に示すよ
うにソース領域７及びドレイン領域８を形成した後、こ
れらの制御ゲートＣＧ、フローティングゲートＦＧ及び
消去ゲートＥＧの表面に例えば熱酸化法により薄いＳｉ
Ｏ２膜のような絶縁膜６を形成して、第１図及び第２図
に示すように目的とするＥＰＲＯＭを完成させる。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、第７図及び第８図に示すように、横ＲＯＭ構成
のＥＥＰＲＯＭにおいて、半導体基板１上にゲート絶縁
膜３を介してフローティングゲートＦＧを設け、このフ
ローティングゲートＦＧの上面の一部分及び一方の側面
を覆うように制御ゲートＣＧを設け、この制御ゲートＣ
Ｇの両側面に自己整合的に消去ゲートＥＧを設けた構造
としてもよい。なお第７図においては、絶縁膜６の図示
を省略した。また、第９図に示すように、フローティン
グゲートＦＧ上にその一方の側面がこのフローティング
ゲートＦＧの一方の側面と一致するように制御ゲートＣ
Ｇを設け、これらの一致した側面に消去ゲートＥＧを自
己整合的に設けた構造としてもよい、なお第９図におい
て、符号７ａはｎ型領域である。さらに、第１０図及び
第１１図に示すように、縦ＲＯＭ構成のＥＰＲＯＭにお
いて、半導体基板ｌ上にゲート絶縁膜３を介してフロー
ティングゲートＦＧ及び制御ゲートＣＧを順次設け、二
武らの側面に消去ゲートＥＧを自己整金的に設けた構造
としてもよい。なお第１１図において、符号１１は例え
ば消去ゲートＥＧと同一材料から成る膜であり、これは
消去ゲートＥＧの抵抗低減の役割を果たす。また、第１
Ｏ図においては、この膜１１及び絶縁膜６の図示を省略
した。
のＥＥＰＲＯＭにおいて、半導体基板１上にゲート絶縁
膜３を介してフローティングゲートＦＧを設け、このフ
ローティングゲートＦＧの上面の一部分及び一方の側面
を覆うように制御ゲートＣＧを設け、この制御ゲートＣ
Ｇの両側面に自己整合的に消去ゲートＥＧを設けた構造
としてもよい。なお第７図においては、絶縁膜６の図示
を省略した。また、第９図に示すように、フローティン
グゲートＦＧ上にその一方の側面がこのフローティング
ゲートＦＧの一方の側面と一致するように制御ゲートＣ
Ｇを設け、これらの一致した側面に消去ゲートＥＧを自
己整合的に設けた構造としてもよい、なお第９図におい
て、符号７ａはｎ型領域である。さらに、第１０図及び
第１１図に示すように、縦ＲＯＭ構成のＥＰＲＯＭにお
いて、半導体基板ｌ上にゲート絶縁膜３を介してフロー
ティングゲートＦＧ及び制御ゲートＣＧを順次設け、二
武らの側面に消去ゲートＥＧを自己整金的に設けた構造
としてもよい。なお第１１図において、符号１１は例え
ば消去ゲートＥＧと同一材料から成る膜であり、これは
消去ゲートＥＧの抵抗低減の役割を果たす。また、第１
Ｏ図においては、この膜１１及び絶縁膜６の図示を省略
した。
さらに１本発明は、例えばオンチップマイコンにも適用
可能である。
可能である。
本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、メモリセルのサイズの縮小が可能となり、こ
のためメモリセルの高集積密度化を図ることができる。
のためメモリセルの高集積密度化を図ることができる。
第１図は、本発明の一実施例によるＥＰＲＯＭの要部の
平面図。 第２図は、第１図のＡ−Ａ線の断面図、第３図は、第１
図及び第２図に示すＥＦＲＯＭの等価回路を示す回路図
。 第４図〜第６図は、第１図及び第２図に示すＥＰＲＯＭ
の製造方法の一例を工程順に示す断面図。 第７図は、本発明の変形例によるＥＥＰＲＯＭの要部の
平面図、 第８図は、第７図のＢ−Ｂ線の断面図。 第９図は、本発明の他の変形例によるＥＥＰＲＯＭの断
面図、 第１Ｏ図は１本発明の他の変形例によるＥ’Ｆ ＲＯＭ
の要部を示す平面図、 第１１図は、第１Ｏ図のＣ−Ｃ線の断面図である。
平面図。 第２図は、第１図のＡ−Ａ線の断面図、第３図は、第１
図及び第２図に示すＥＦＲＯＭの等価回路を示す回路図
。 第４図〜第６図は、第１図及び第２図に示すＥＰＲＯＭ
の製造方法の一例を工程順に示す断面図。 第７図は、本発明の変形例によるＥＥＰＲＯＭの要部の
平面図、 第８図は、第７図のＢ−Ｂ線の断面図。 第９図は、本発明の他の変形例によるＥＥＰＲＯＭの断
面図、 第１Ｏ図は１本発明の他の変形例によるＥ’Ｆ ＲＯＭ
の要部を示す平面図、 第１１図は、第１Ｏ図のＣ−Ｃ線の断面図である。
Claims (1)
- 【特許請求の範囲】 １、制御ゲート、フローティングゲート及び消去ゲート
を有する不揮発性半導体記憶装置において、前記制御ゲ
ートの側面に少なくとも前記消去ゲートを前記制御ゲー
トに対して自己整合的に設けたことを特徴とする不揮発
性半導体記憶装置。 ２、前記制御ゲートと前記消去ゲートとの間に前記フロ
ーティングゲートを前記制御ゲートに対して自己整合的
に設けたことを特徴とする特許請求の範囲第１項記載の
不揮発性半導体記憶装置。 ３、前記制御ゲート、前記フローティングゲート及び前
記消去ゲートが多結晶Ｓｉ膜から成ることを特徴とする
特許請求の範囲第２項記載の不揮発性半導体記憶装置。 ４、前記不揮発性半導体記憶装置がＥＰＲＯＭ又はＥＥ
ＰＲＯＭであることを特徴とする特許請求の範囲第１項
〜第３項のいずれか一項記載の不揮発性半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205086A JPS62249487A (ja) | 1986-04-23 | 1986-04-23 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205086A JPS62249487A (ja) | 1986-04-23 | 1986-04-23 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249487A true JPS62249487A (ja) | 1987-10-30 |
Family
ID=14043683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9205086A Pending JPS62249487A (ja) | 1986-04-23 | 1986-04-23 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287676A (ja) * | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | フローテイングゲート型不揮発性メモリ装置 |
| EP0411573A2 (en) * | 1989-07-31 | 1991-02-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
-
1986
- 1986-04-23 JP JP9205086A patent/JPS62249487A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0411573A2 (en) * | 1989-07-31 | 1991-02-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
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