JPH0258788B2 - - Google Patents
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- JPH0258788B2 JPH0258788B2 JP16358381A JP16358381A JPH0258788B2 JP H0258788 B2 JPH0258788 B2 JP H0258788B2 JP 16358381 A JP16358381 A JP 16358381A JP 16358381 A JP16358381 A JP 16358381A JP H0258788 B2 JPH0258788 B2 JP H0258788B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Description
【発明の詳細な説明】
この発明はMOS構造を有する浮遊ゲート型不
揮発性半導体メモリの書き込み方法に関する。
揮発性半導体メモリの書き込み方法に関する。
従来のラツキー・エレクトロン注入型の不揮発
性半導体メモリにおいて、浮遊ゲート電極へキヤ
リアを注入する方法を第１図ａ、第１図ｂ、第１
図ｃ及び第２図を用いて説明する。第１図ａは、
その平面図、第１図ｂは、第１図ａのＡ−A′線
に沿つた断面図、第１図ｃは、第１図ａに示した
不揮発性半導体メモリの電気的等価回路図であ
る。
性半導体メモリにおいて、浮遊ゲート電極へキヤ
リアを注入する方法を第１図ａ、第１図ｂ、第１
図ｃ及び第２図を用いて説明する。第１図ａは、
その平面図、第１図ｂは、第１図ａのＡ−A′線
に沿つた断面図、第１図ｃは、第１図ａに示した
不揮発性半導体メモリの電気的等価回路図であ
る。
以下、記憶トランジスタがＮ型の場合について
浮遊電極ゲートへのキヤリアの注入方法を説明す
る。Ｐ型半導体基板１の表面に互いに間隔をおい
てＮ型のソース領域２及びドレイン領域３を設
け、ソース領域２とドレイン領域３の間の２つの
チヤンネル領域l1及びl2の上にそれぞれ第２のゲ
ート絶縁膜４及び第３のゲート絶縁膜５を形成
し、ドレイン領域３の上の第１のゲート絶縁膜６
及び第３のゲート絶縁膜５の上に浮遊ゲート電極
７を設け、さらに、第２のゲート絶縁膜４の上に
選択ゲート電極８を設けた第１図ａ及び第１図ｂ
のような構造のメモリにおいて、従来、次のよう
な方法で浮遊ゲート電極７へキヤリアを注入して
いた。
浮遊電極ゲートへのキヤリアの注入方法を説明す
る。Ｐ型半導体基板１の表面に互いに間隔をおい
てＮ型のソース領域２及びドレイン領域３を設
け、ソース領域２とドレイン領域３の間の２つの
チヤンネル領域l1及びl2の上にそれぞれ第２のゲ
ート絶縁膜４及び第３のゲート絶縁膜５を形成
し、ドレイン領域３の上の第１のゲート絶縁膜６
及び第３のゲート絶縁膜５の上に浮遊ゲート電極
７を設け、さらに、第２のゲート絶縁膜４の上に
選択ゲート電極８を設けた第１図ａ及び第１図ｂ
のような構造のメモリにおいて、従来、次のよう
な方法で浮遊ゲート電極７へキヤリアを注入して
いた。
第１図ａ及び第１図ｂに示したようにメモリに
おいて、浮遊ゲート電極７は、他の電極と第１図
ｃに示すような電気的等価回路で容量結合してい
る。第１図ｃにおいて、VSGは選択ゲート電極８
の電位、VDはドレイン電極３の電位、VFは浮遊
ゲート電極７の電位、Vsubは半導体基板１の電位
である。一般に半導体基板１の電位をアースにす
るので、Vsub＝０である。また、CSGは浮遊ゲー
ト電極７と選択ゲート電極８との間の静電容量、
CDは浮遊ゲート電極７とドレイン電極３との間
の静電容量、Csubは浮遊ゲート電極７と半導体基
板１との間の静電容量である。第１図ａ、第１図
ｂから明らかなように、CD＞＞CSG、Csubである
構造にしてある。従つて、常に(1)式が成り立つて
いる。
おいて、浮遊ゲート電極７は、他の電極と第１図
ｃに示すような電気的等価回路で容量結合してい
る。第１図ｃにおいて、VSGは選択ゲート電極８
の電位、VDはドレイン電極３の電位、VFは浮遊
ゲート電極７の電位、Vsubは半導体基板１の電位
である。一般に半導体基板１の電位をアースにす
るので、Vsub＝０である。また、CSGは浮遊ゲー
ト電極７と選択ゲート電極８との間の静電容量、
CDは浮遊ゲート電極７とドレイン電極３との間
の静電容量、Csubは浮遊ゲート電極７と半導体基
板１との間の静電容量である。第１図ａ、第１図
ｂから明らかなように、CD＞＞CSG、Csubである
構造にしてある。従つて、常に(1)式が成り立つて
いる。
VFVD ……(1)
(1)式より、ドレイン領域３に大きな電圧を印加
すると、浮遊ゲート電極７の下のチヤンネル領域
l2は反転し、さらにドレイン領域に接しているた
め、チヤンネル領域I2の表面ポテンシヤルはかな
り低く曲げられる。即ち、第１図ｂのｃ−c′線に
沿つた断面でバンド構造を描くと、第２図のよう
になつている。表面ポテンシヤルφSは半導体基板
１の表面部分において、第２図に示すように曲げ
られている。(1)式より、近似的にφS(2)式のように
なる。
すると、浮遊ゲート電極７の下のチヤンネル領域
l2は反転し、さらにドレイン領域に接しているた
め、チヤンネル領域I2の表面ポテンシヤルはかな
り低く曲げられる。即ち、第１図ｂのｃ−c′線に
沿つた断面でバンド構造を描くと、第２図のよう
になつている。表面ポテンシヤルφSは半導体基板
１の表面部分において、第２図に示すように曲げ
られている。(1)式より、近似的にφS(2)式のように
なる。
φSVD ……(2)
従つて、一方のチヤネルl1が蓄積状態（チヤン
ネルl1が反転してない状態）で、ソース領域２か
ら半導体基板１に順方向電流を流すと、その基板
内の電子は、第２図矢印Ｄに沿つて基板内部から
浮遊ゲート電極７に注入される。このような注入
方式をラツキー・エレクトロン注入と呼ぶ。特
に、順方向電流によるラツキー・エレクトロン注
入を、バイポーラ、ラツキー・エレクトロン注入
と呼ぶ。ここで、電子が注入されるためには、第
２図より明らかなように、次式を満足する必要が
ある。
ネルl1が反転してない状態）で、ソース領域２か
ら半導体基板１に順方向電流を流すと、その基板
内の電子は、第２図矢印Ｄに沿つて基板内部から
浮遊ゲート電極７に注入される。このような注入
方式をラツキー・エレクトロン注入と呼ぶ。特
に、順方向電流によるラツキー・エレクトロン注
入を、バイポーラ、ラツキー・エレクトロン注入
と呼ぶ。ここで、電子が注入されるためには、第
２図より明らかなように、次式を満足する必要が
ある。
φS＞φC ……(3)
ここで、φCは半導体基板１と第３のゲート絶
縁膜５との伝導帯エネルギーの差である。半導体
基板１がシリコンで、第３のゲート絶縁膜５が二
酸化シリコン膜の場合は、φC3.2Vである。
縁膜５との伝導帯エネルギーの差である。半導体
基板１がシリコンで、第３のゲート絶縁膜５が二
酸化シリコン膜の場合は、φC3.2Vである。
一般に、基板内から浮遊ゲート電極７に電子が
進む間に、非弾性散乱により電子はエネルギーの
一部を失なう。チヤネルl2の表面において、(3)式
を満足する電子のみ、浮遊ゲート電極７へ入るこ
とができる。従つて、基板側からラツキー・エレ
クトロン注入するタイプのメモリの場合には、半
導体基板１の濃度を高くして、バンドの曲がつて
いる部分の空乏領域の幅ｄを短かくし、非弾性散
乱によるエネルギー損失を少なくしている。
進む間に、非弾性散乱により電子はエネルギーの
一部を失なう。チヤネルl2の表面において、(3)式
を満足する電子のみ、浮遊ゲート電極７へ入るこ
とができる。従つて、基板側からラツキー・エレ
クトロン注入するタイプのメモリの場合には、半
導体基板１の濃度を高くして、バンドの曲がつて
いる部分の空乏領域の幅ｄを短かくし、非弾性散
乱によるエネルギー損失を少なくしている。
第３図は、ゲート絶縁膜５の膜厚が200Åの場
合の基板中の電子を浮遊ゲート電極７へ注入する
のに必要な最低ドレイン電圧（最低書込み電圧）
VWOの基板濃度依存性を示す図である。基板濃度
NAが高い程、最低書込み電圧VWOは小さくでき
る。また、第４図は、書込み特性（基板内部から
浮遊ゲート電極７に注入される電子の割合）のチ
ヤネルl1の長さに対する依存性である。縦軸の△
VTは、ドレイン領域３（ドレイン電圧）に対す
るチヤネルl2の閾値電圧（反転電圧）の書込み前
後の差であり、ID／IiNjは、書込み時においてソ
ース領域２から基板１に注入したインジエクタ電
流IiNjに対するドレイン電流IDの比である。もち
ろんIDが大きくなる程、浮遊ゲートに入る電子は
多くなる。また、△VTが大きい程、浮遊ゲート
電極７に電子が注入されたことを意味し、ID／
IiNjが大きい程、むだな基板電流が少ないことを
意味している。
合の基板中の電子を浮遊ゲート電極７へ注入する
のに必要な最低ドレイン電圧（最低書込み電圧）
VWOの基板濃度依存性を示す図である。基板濃度
NAが高い程、最低書込み電圧VWOは小さくでき
る。また、第４図は、書込み特性（基板内部から
浮遊ゲート電極７に注入される電子の割合）のチ
ヤネルl1の長さに対する依存性である。縦軸の△
VTは、ドレイン領域３（ドレイン電圧）に対す
るチヤネルl2の閾値電圧（反転電圧）の書込み前
後の差であり、ID／IiNjは、書込み時においてソ
ース領域２から基板１に注入したインジエクタ電
流IiNjに対するドレイン電流IDの比である。もち
ろんIDが大きくなる程、浮遊ゲートに入る電子は
多くなる。また、△VTが大きい程、浮遊ゲート
電極７に電子が注入されたことを意味し、ID／
IiNjが大きい程、むだな基板電流が少ないことを
意味している。
第４図より明らかなように、電子の注入効率は
チヤネルl1の長さに大きく依存している。すなわ
ち、l1が長い程IiNjは基板中に流れてIDとなる電流
が減少する。逆に、チヤンネルl1の長さが短かい
程、IDが多くなつて効率良くIDの一部は、浮遊ゲ
ート電極７へ入ることができる。しかし、チヤネ
ルl1の長さがかなり長くても、少しではあるが、
書込みが行なわれる。上述したことにより、メモ
リセルの分離は、集積度が増大すればする程、つ
まり、各々のメモリセルが接近すればする程、
IiNjがとなりのメモリセルに流れるので、困難と
なる。
チヤネルl1の長さに大きく依存している。すなわ
ち、l1が長い程IiNjは基板中に流れてIDとなる電流
が減少する。逆に、チヤンネルl1の長さが短かい
程、IDが多くなつて効率良くIDの一部は、浮遊ゲ
ート電極７へ入ることができる。しかし、チヤネ
ルl1の長さがかなり長くても、少しではあるが、
書込みが行なわれる。上述したことにより、メモ
リセルの分離は、集積度が増大すればする程、つ
まり、各々のメモリセルが接近すればする程、
IiNjがとなりのメモリセルに流れるので、困難と
なる。
以上説明したように、従来の順方向電流を利用
したバイポーラ・ラツキー・エレクトロン注入型
メモリの場合、次のような欠点がある。
したバイポーラ・ラツキー・エレクトロン注入型
メモリの場合、次のような欠点がある。
(1) 順方向電流を必要とするために、極性の異な
る電源が必要となり、２電源書込みとなる。
る電源が必要となり、２電源書込みとなる。
(2) 順方向電流を使用すること及び注入効率が悪
いことから、書込みに大きな電流を必要とす
る。
いことから、書込みに大きな電流を必要とす
る。
(3) 基板内に流れる順方向電流を利用しているた
めに、各メモリ間の分離がむづかしい。
めに、各メモリ間の分離がむづかしい。
(4) 半導体基板として高濃度な基板を利用するた
めに、耐圧が低くなつてしまう。
めに、耐圧が低くなつてしまう。
(5) 書込み特性のパターンに対する依存性が大き
く、素子のバラツキの原因になる。
く、素子のバラツキの原因になる。
従つて、順方向電流を利用したバイポーラ・ラ
ツキー・エレクトロン注入型メモリは、低プログ
ラム電圧であるという長所を持ちながら、なかな
か実用にいたらなかつた。
ツキー・エレクトロン注入型メモリは、低プログ
ラム電圧であるという長所を持ちながら、なかな
か実用にいたらなかつた。
本発明は、上記のような欠点を克服するために
なされたものであり、順方向電流を利用しない高
集積化に適したラツキー・エレクトロン注入タイ
プの不揮発性半導体メモリの書き込み方法を提供
するものである。
なされたものであり、順方向電流を利用しない高
集積化に適したラツキー・エレクトロン注入タイ
プの不揮発性半導体メモリの書き込み方法を提供
するものである。
本発明による順方向を使用しないラツキー・エ
レクトロン注入による浮遊ゲート型不揮発性半導
体メモリの構造、記憶書込み方法、記憶読み出し
方法及び記憶消去方法について詳細に説明する。
レクトロン注入による浮遊ゲート型不揮発性半導
体メモリの構造、記憶書込み方法、記憶読み出し
方法及び記憶消去方法について詳細に説明する。
本発明の記憶書込みに順方向電流を使用しない
で、チヤネル・ラツキー・エレクトロン注入方法
を使用する浮遊ゲート型不揮発性半導体メモリの
構造について説明する。
で、チヤネル・ラツキー・エレクトロン注入方法
を使用する浮遊ゲート型不揮発性半導体メモリの
構造について説明する。
本発明のチヤネル・ラツキー・エレクトロン注
入方法による浮遊ゲート型不揮発性半導体メモリ
は、従来の記憶書込みに順方向電流を使用するバ
イポーラ・ラツキー・エレクトロン注入方法によ
る浮遊ゲート型不揮発性半導体メモリの構造を使
用することにより可能になる。従つて、本発明の
チヤネル・ラツキー・エレクトロン注入型不揮発
性半導体メモリの記憶書込み方法を、従来のバイ
ポーラ・ラツキー・エレクトロン注入型不揮発性
半導体メモリの構造を用いて説明する。
入方法による浮遊ゲート型不揮発性半導体メモリ
は、従来の記憶書込みに順方向電流を使用するバ
イポーラ・ラツキー・エレクトロン注入方法によ
る浮遊ゲート型不揮発性半導体メモリの構造を使
用することにより可能になる。従つて、本発明の
チヤネル・ラツキー・エレクトロン注入型不揮発
性半導体メモリの記憶書込み方法を、従来のバイ
ポーラ・ラツキー・エレクトロン注入型不揮発性
半導体メモリの構造を用いて説明する。
第５図ａは、第１図ｂと同じ構造のメモリの断
面図である。第５図ｂは、第５図ａのソース領域
２からドレイン領域３の間のチヤネル領域l1及び
l2の半導体表面近傍の３次元のポテンシヤル分布
を示した図である。選択ゲート電極８に、選択ゲ
ート電圧VSGを印加し、チヤネルl1を弱反転もし
くは反転させ、さらに、ドレイン領域３にドレイ
ン電圧VDを印加して、チヤネルl2を反転させる。
チヤネルl1及びチヤネルl2が弱反転もしくは反転
すると、ソース領域２とドレイン領域３の間にド
レイン電流IDが流れる。チヤネルl2が強反転する
ようなドレイン電圧VDを印加すると、チヤネルl1
及びチヤネルl2の半導体表面近傍の電子に対する
ポテンシヤル分布は、第５図ｂのようになる。即
ち、チヤネルl1とチヤネルl2の接する半導体表面
の領域において、急激なポテンシヤル勾配の差が
生じる。このポテンシヤル勾配の差が、半導体基
板１とゲート絶縁膜５の伝導帯準位の差φC（半導
体基板１がシリコンン、ゲート絶縁膜５が二酸化
シリコンの場合は、φC≒3.2V）より小さな場合、
ソース領域２から流れ出た電子は、第５図ｂの矢
印Ｄのように、チヤネルl1とチヤネルl2の接する
部分で加速され、ドレイン領域３に入る。ドレイ
ン電圧VDとさらに大きくして、VD＞φCとすると、
ソース領域２からの電子は矢印Ｄの所で急激に加
速され、その電子の一部は第３のゲート絶縁膜５
をとび越えて、浮遊ゲート電極７に入ることがで
きる。第５図ｂは、基板が５×1016atoms・cm-3
のＰ型シリコンゲート絶縁膜が二酸化シリコン
で、tox1；800Å、tox2＝60Åのメモリにおいて、
VD＝6V，VF＝6Vの時の３次元ポテンシヤル分
布図である。即ち、チヤネル電流によるラツキ
ー・エレクトロン注入が可能となる。なぜなら、
チヤネルl1とl2が接する半導体表面のポテンシヤ
ル勾配の差が、φC≒3.2Vより大きいからである。
チヤネル・ラツキー・エレクトロン注入は、第５
図ｂのポテンシヤル分布より明らかなように、チ
ヤネルl1とチヤネルl2の交わる部分45において、
電子が浮遊ゲート７に注入される。すなわち、チ
ヤンネルの中間点（部分45）で、電子や浮遊ゲー
ト７に飛びこむわけである。（第５図ａの矢印Ｄ
のように、電子が注入される。） 以上の説明から明らかなように、本発明のチヤ
ネル・ラツキー・エレクトロン注入型不揮発性半
導体メモリは、浮遊ゲート電極への注入キヤリア
として、チヤネル電流の一部を用いるために、次
のような利点がある。
面図である。第５図ｂは、第５図ａのソース領域
２からドレイン領域３の間のチヤネル領域l1及び
l2の半導体表面近傍の３次元のポテンシヤル分布
を示した図である。選択ゲート電極８に、選択ゲ
ート電圧VSGを印加し、チヤネルl1を弱反転もし
くは反転させ、さらに、ドレイン領域３にドレイ
ン電圧VDを印加して、チヤネルl2を反転させる。
チヤネルl1及びチヤネルl2が弱反転もしくは反転
すると、ソース領域２とドレイン領域３の間にド
レイン電流IDが流れる。チヤネルl2が強反転する
ようなドレイン電圧VDを印加すると、チヤネルl1
及びチヤネルl2の半導体表面近傍の電子に対する
ポテンシヤル分布は、第５図ｂのようになる。即
ち、チヤネルl1とチヤネルl2の接する半導体表面
の領域において、急激なポテンシヤル勾配の差が
生じる。このポテンシヤル勾配の差が、半導体基
板１とゲート絶縁膜５の伝導帯準位の差φC（半導
体基板１がシリコンン、ゲート絶縁膜５が二酸化
シリコンの場合は、φC≒3.2V）より小さな場合、
ソース領域２から流れ出た電子は、第５図ｂの矢
印Ｄのように、チヤネルl1とチヤネルl2の接する
部分で加速され、ドレイン領域３に入る。ドレイ
ン電圧VDとさらに大きくして、VD＞φCとすると、
ソース領域２からの電子は矢印Ｄの所で急激に加
速され、その電子の一部は第３のゲート絶縁膜５
をとび越えて、浮遊ゲート電極７に入ることがで
きる。第５図ｂは、基板が５×1016atoms・cm-3
のＰ型シリコンゲート絶縁膜が二酸化シリコン
で、tox1；800Å、tox2＝60Åのメモリにおいて、
VD＝6V，VF＝6Vの時の３次元ポテンシヤル分
布図である。即ち、チヤネル電流によるラツキ
ー・エレクトロン注入が可能となる。なぜなら、
チヤネルl1とl2が接する半導体表面のポテンシヤ
ル勾配の差が、φC≒3.2Vより大きいからである。
チヤネル・ラツキー・エレクトロン注入は、第５
図ｂのポテンシヤル分布より明らかなように、チ
ヤネルl1とチヤネルl2の交わる部分45において、
電子が浮遊ゲート７に注入される。すなわち、チ
ヤンネルの中間点（部分45）で、電子や浮遊ゲー
ト７に飛びこむわけである。（第５図ａの矢印Ｄ
のように、電子が注入される。） 以上の説明から明らかなように、本発明のチヤ
ネル・ラツキー・エレクトロン注入型不揮発性半
導体メモリは、浮遊ゲート電極への注入キヤリア
として、チヤネル電流の一部を用いるために、次
のような利点がある。
(1) 電源が１電源記憶書込みである。
(2) 低電流書込みである。
(3) メモリ間の分離が容易である。
(4) チヤネル方向への加速によるラツキー・エレ
クトロン注入であるので、記憶書込み効率が基
板濃度に左右されにくい。
クトロン注入であるので、記憶書込み効率が基
板濃度に左右されにくい。
(5) 選択ゲートトランジスタの閾値電圧を低くす
ることが容易である。
ることが容易である。
(6) 書込み効率のパターン依存性が少ない。
上記の利点から明らかなように、本発明のメモ
リは、従来の順方向電流を利用したバイポーラ・
ラツキー・エレクトロン注入型不揮発性半導体メ
モリを飛躍的に進歩させたものである。
リは、従来の順方向電流を利用したバイポーラ・
ラツキー・エレクトロン注入型不揮発性半導体メ
モリを飛躍的に進歩させたものである。
次に、記憶の読み出しは、選択ゲート電極８の
下のチヤネルl1を反転させた状態で、ドレイン領
域に読み出し電圧VDを印加することによつて行
なわれる。即ち、浮遊ゲート電極７に電子が多数
書込まれた状態では、チヤネルl2は低コンダクタ
ンスとなり、ドレイン電流IDは流れない。逆に、
浮遊ゲート電極７に電子があまり入つていない状
態では、チヤネルl2が高コンダクタンスとなり、
ドレイン電流IDが流れることから、浮遊ゲート電
極７に記憶された情報が読み出される。
下のチヤネルl1を反転させた状態で、ドレイン領
域に読み出し電圧VDを印加することによつて行
なわれる。即ち、浮遊ゲート電極７に電子が多数
書込まれた状態では、チヤネルl2は低コンダクタ
ンスとなり、ドレイン電流IDは流れない。逆に、
浮遊ゲート電極７に電子があまり入つていない状
態では、チヤネルl2が高コンダクタンスとなり、
ドレイン電流IDが流れることから、浮遊ゲート電
極７に記憶された情報が読み出される。
次に、浮遊ゲート電極７に蓄積された記憶の消
去は、次のような方法で行なわれる。
去は、次のような方法で行なわれる。
まず、第１の方法は、紫外線を浮遊ゲート電極
７に照射し、浮遊ゲート電極７中の電子を励起
し、浮遊ゲート電極中の電子を半導体基板１に流
出させる方法である。
７に照射し、浮遊ゲート電極７中の電子を励起
し、浮遊ゲート電極中の電子を半導体基板１に流
出させる方法である。
第２の方法は、浮遊ゲート電極７のまわりに容
量結合しているいずれかの電極に高電圧を印加し
て、浮遊ゲート電極７とその電極との間にトンネ
ル電流を流し、浮遊ゲート電極７中の電子を流出
させる方法である。
量結合しているいずれかの電極に高電圧を印加し
て、浮遊ゲート電極７とその電極との間にトンネ
ル電流を流し、浮遊ゲート電極７中の電子を流出
させる方法である。
記憶消去に関して、第１の方法は簡単であるの
で、第２の方法について、いくつかの実施例をあ
げて詳細に説明する。
で、第２の方法について、いくつかの実施例をあ
げて詳細に説明する。
第５図ａに示す構造のメモリは、浮遊ゲート電
極７に注入された電子を選択ゲート電極８に電気
的に抜きとることができる。浮遊ゲート電極７
は、ドレイン領域３と最も強く容量結合してお
り、選択ゲート電極８は浮遊ゲート電極７と弱く
容量結合している。従つて、ドレイン領域３に対
して、選択ゲート電極８に正の消去電圧を印加す
ると、選択ゲート電極８と浮遊ゲート電極７との
間の絶縁膜４６にほぼ全消去電圧が加わる。選択
ゲート電極８と浮遊ゲート電極７との間の絶縁膜
に消去電圧が印加されると、トンネル電流が選択
ゲート電極８から浮遊ゲート電極７へと流れる。
即ち、浮遊ゲート電極中の電子が選択ゲート電極
８へと流出されて、消去が可能となる。
極７に注入された電子を選択ゲート電極８に電気
的に抜きとることができる。浮遊ゲート電極７
は、ドレイン領域３と最も強く容量結合してお
り、選択ゲート電極８は浮遊ゲート電極７と弱く
容量結合している。従つて、ドレイン領域３に対
して、選択ゲート電極８に正の消去電圧を印加す
ると、選択ゲート電極８と浮遊ゲート電極７との
間の絶縁膜４６にほぼ全消去電圧が加わる。選択
ゲート電極８と浮遊ゲート電極７との間の絶縁膜
に消去電圧が印加されると、トンネル電流が選択
ゲート電極８から浮遊ゲート電極７へと流れる。
即ち、浮遊ゲート電極中の電子が選択ゲート電極
８へと流出されて、消去が可能となる。
次に、第６図ａとｂに示す実施例のメモリにつ
いては、浮遊ゲート電極中の電子を電気的にソー
ス領域に抜きとることができる。浮遊ゲート電極
７の一部が、薄い絶縁膜１０を介してソース領域
２にオーバラツプした構造である。第６図ａはそ
の平面図、第６図ｂは、第６図ａのＥ−E′線に沿
つた断面図である。浮遊ゲート電極７とソース領
域２とを薄い絶縁膜を介してオーバーラツプして
形成することにより、浮遊ゲート電極７はソース
領域２と容量結合する。オーバーラツプの面積を
小さくすれば、浮遊ゲート電極７はソース領域２
と弱い容量結合をする。従つて、ソース領域２
に、ドレイン領域３に対して正の消去電圧を印加
すると、薄い絶縁膜１０に消去電圧が加わり、そ
の結果、ソース領域２から浮遊ゲート電極７へト
ンネル電流が流れる。即ち、浮遊ゲート電極中の
電子は、ソース領域へ抜きとられる。薄い絶縁膜
１０が、約100Åの二酸化シリコン酸であれば、
10V以下の消去電圧により、浮遊ゲート電極中の
電子はソース領域へと抜きとられる。
いては、浮遊ゲート電極中の電子を電気的にソー
ス領域に抜きとることができる。浮遊ゲート電極
７の一部が、薄い絶縁膜１０を介してソース領域
２にオーバラツプした構造である。第６図ａはそ
の平面図、第６図ｂは、第６図ａのＥ−E′線に沿
つた断面図である。浮遊ゲート電極７とソース領
域２とを薄い絶縁膜を介してオーバーラツプして
形成することにより、浮遊ゲート電極７はソース
領域２と容量結合する。オーバーラツプの面積を
小さくすれば、浮遊ゲート電極７はソース領域２
と弱い容量結合をする。従つて、ソース領域２
に、ドレイン領域３に対して正の消去電圧を印加
すると、薄い絶縁膜１０に消去電圧が加わり、そ
の結果、ソース領域２から浮遊ゲート電極７へト
ンネル電流が流れる。即ち、浮遊ゲート電極中の
電子は、ソース領域へ抜きとられる。薄い絶縁膜
１０が、約100Åの二酸化シリコン酸であれば、
10V以下の消去電圧により、浮遊ゲート電極中の
電子はソース領域へと抜きとられる。
第７図に示す構造のメモリは、浮遊ゲート電極
７中の電子を電気的に消去用電極２１に抜きとる
ことができる。その構造は、Ｆ型の半導体基板の
表面にＮ型の消去用電極２１を設け、薄い絶縁膜
を介してその上に浮遊ゲート電極の一部を設けた
メモリである。浮遊ゲート電極７は、消去用電極
２１と弱い容量結合している。従つて、ドレイン
領域３に対して、消去用電極２１に消去電圧を印
加すると、消去用電極２１と浮遊ゲート電極７と
の間の絶縁膜に消去電圧が加わり、トンネル電流
が、消去用電極２１から浮遊ゲート電極７へと流
れる。即ち、浮遊ゲート電極７から消去領域２１
へと電子が流れ出る。
７中の電子を電気的に消去用電極２１に抜きとる
ことができる。その構造は、Ｆ型の半導体基板の
表面にＮ型の消去用電極２１を設け、薄い絶縁膜
を介してその上に浮遊ゲート電極の一部を設けた
メモリである。浮遊ゲート電極７は、消去用電極
２１と弱い容量結合している。従つて、ドレイン
領域３に対して、消去用電極２１に消去電圧を印
加すると、消去用電極２１と浮遊ゲート電極７と
の間の絶縁膜に消去電圧が加わり、トンネル電流
が、消去用電極２１から浮遊ゲート電極７へと流
れる。即ち、浮遊ゲート電極７から消去領域２１
へと電子が流れ出る。
以上、メモリに記憶された情報を電気的に消去
する構造を説明したが、いずれの実施例において
も、ソース領域２とドレイン領域３との間に大き
なドレイン電流が流れないように、各電極の電位
に注意する必要があることは言うまでもない。
する構造を説明したが、いずれの実施例において
も、ソース領域２とドレイン領域３との間に大き
なドレイン電流が流れないように、各電極の電位
に注意する必要があることは言うまでもない。
ところで、一般に本発明の不揮発性半導体メモ
リを作製し、動作させると、ドレイン電流が経時
変化してしまう。この原因は、浮遊ゲート電極７
が、完全にシールドされていないために、外部電
位によつて変化しやすいためである。そこで、こ
のドレイン電流の経時変化を改善するために、浮
遊ゲート電極７の上に、ゲート絶縁膜９を介して
シールド電極８を設けると良い。第８図ａとｂは
そのシールド電極を設けた実施例である。
リを作製し、動作させると、ドレイン電流が経時
変化してしまう。この原因は、浮遊ゲート電極７
が、完全にシールドされていないために、外部電
位によつて変化しやすいためである。そこで、こ
のドレイン電流の経時変化を改善するために、浮
遊ゲート電極７の上に、ゲート絶縁膜９を介して
シールド電極８を設けると良い。第８図ａとｂは
そのシールド電極を設けた実施例である。
第８図ａはその平面図、第８図ｂは、第８図ａ
のＧ−G′線に沿つた断面図である。シールド電
極８の電位は、一般にいずれかの他の電極の電位
と同電位に設定されていればよい。第８図ａとｂ
の実施例は、シールド電極が選択ゲート電極８と
同電位になつている場合の構造である。シールド
電極と選択ゲート電極が同一プロセスで作製され
ると、第８図の実施例のような構造のメモリにな
る。
のＧ−G′線に沿つた断面図である。シールド電
極８の電位は、一般にいずれかの他の電極の電位
と同電位に設定されていればよい。第８図ａとｂ
の実施例は、シールド電極が選択ゲート電極８と
同電位になつている場合の構造である。シールド
電極と選択ゲート電極が同一プロセスで作製され
ると、第８図の実施例のような構造のメモリにな
る。
以上説明したように、本発明のチヤネル・ラツ
キー・エレクトロン注入型不揮発性半導体メモリ
の書き込み方法は、従来のバイポーラ・ラツキ
ー・エレクトロン注入型不揮発性半導体メモリの
長所である低プログラム電圧書込みの他に、さら
に書込み方法の簡単化、低消費電力化、高集積化
において飛躍的に改善を達成するものである。
キー・エレクトロン注入型不揮発性半導体メモリ
の書き込み方法は、従来のバイポーラ・ラツキ
ー・エレクトロン注入型不揮発性半導体メモリの
長所である低プログラム電圧書込みの他に、さら
に書込み方法の簡単化、低消費電力化、高集積化
において飛躍的に改善を達成するものである。
本発明の実施例のメモリは、Ｐ型半導体基板上
に設けたＮ型のMOSトランジスタであつた。し
かし、逆に、Ｎ型基板上にＰ型のメモリMOSト
ランジスタも同様に作製できる。また、絶縁基板
上の上に設けられた半導体層にも、メモリは作製
できる。
に設けたＮ型のMOSトランジスタであつた。し
かし、逆に、Ｎ型基板上にＰ型のメモリMOSト
ランジスタも同様に作製できる。また、絶縁基板
上の上に設けられた半導体層にも、メモリは作製
できる。
第１図ａは、従来のバイポーラ・ラツキー・エ
レクトロン注入型不揮発性半導体メモリの一実施
例の平面図であり、第１図ｂは、第１図ａのＡ−
A′線に沿つた断面図、第１図ｃは、第１図ａ及
びｂで示した不揮発性半導体メモリの電気的等価
回路図である。第２図は、第１図ｂのＣ−C′線の
断面に沿つて描いたバンド構造を示す図である。
第３図は、従来のバイポーラ・ラツキー・エレク
トロン注入型不揮発性半導体メモリの最低書込み
電圧の基板濃度依存性を示すグラフ図である。第
４図は、従来のバイポーラ・ラツキー・エレクト
ロン注入型不揮発性半導体メモリの書込み特性の
チヤネルl1の長さ依存性を示すグラフ図である。
第５図ａとｂは、それぞれ本発明のチヤネル・ラ
ツキー・エレクトロン注入型不揮発性半導体メモ
リの書込み原理を示す図であり、第５図ａはその
断面図、第５図ｂは、第５図ａの半導体表面近傍
の電子に対するポテンシヤル分布を示すグラフ図
の一例である。第６図ａと第７図は、それぞれ電
気的にメモリの記憶を消去するための実施例の平
面図であり、第６図ｂは、第６図ａのＥ−E′線に
沿つた断面図である。第８図ａは、本発明のチヤ
ネル・ラツキー・エレクトロン注入型不揮発性半
導体メモリに、シールド電極を設けた一実施例の
平面図であり、第８図ｂは、第８図ａのＧ−
G′線に沿つた断面図である。 １……Ｐ型半導体基板、２……Ｎ型ソース領
域、３……Ｎ型ドレイン領域、４……第２のゲー
ト絶縁膜、５……第３のゲート絶縁膜、６……第
１のゲート絶縁膜、７……浮遊ゲート電極、８…
…選択ゲート電極。
レクトロン注入型不揮発性半導体メモリの一実施
例の平面図であり、第１図ｂは、第１図ａのＡ−
A′線に沿つた断面図、第１図ｃは、第１図ａ及
びｂで示した不揮発性半導体メモリの電気的等価
回路図である。第２図は、第１図ｂのＣ−C′線の
断面に沿つて描いたバンド構造を示す図である。
第３図は、従来のバイポーラ・ラツキー・エレク
トロン注入型不揮発性半導体メモリの最低書込み
電圧の基板濃度依存性を示すグラフ図である。第
４図は、従来のバイポーラ・ラツキー・エレクト
ロン注入型不揮発性半導体メモリの書込み特性の
チヤネルl1の長さ依存性を示すグラフ図である。
第５図ａとｂは、それぞれ本発明のチヤネル・ラ
ツキー・エレクトロン注入型不揮発性半導体メモ
リの書込み原理を示す図であり、第５図ａはその
断面図、第５図ｂは、第５図ａの半導体表面近傍
の電子に対するポテンシヤル分布を示すグラフ図
の一例である。第６図ａと第７図は、それぞれ電
気的にメモリの記憶を消去するための実施例の平
面図であり、第６図ｂは、第６図ａのＥ−E′線に
沿つた断面図である。第８図ａは、本発明のチヤ
ネル・ラツキー・エレクトロン注入型不揮発性半
導体メモリに、シールド電極を設けた一実施例の
平面図であり、第８図ｂは、第８図ａのＧ−
G′線に沿つた断面図である。 １……Ｐ型半導体基板、２……Ｎ型ソース領
域、３……Ｎ型ドレイン領域、４……第２のゲー
ト絶縁膜、５……第３のゲート絶縁膜、６……第
１のゲート絶縁膜、７……浮遊ゲート電極、８…
…選択ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、前記半導体基板の表面部分に
間隔をおいて設けられたソース領域及びドレイン
領域と、 前記ソース及びドレイン領域間に順次設けられ
た第１と第２のチヤンネル領域と、 前記第１のチヤンネル領域上に設けられた第１
のゲート絶縁膜と、前記第２のチヤンネル領域上
に設けられた第２のゲート絶縁膜と、前記第１の
ゲート絶縁膜上に設けられた選択ゲート電極と、
前記第２のゲート絶縁膜上に設けられた浮遊ゲー
ト電極と、前記第１のチヤンネル領域が弱反転ま
たは反転するような小さな電圧を前記選択ゲート
電極に印加する電圧印加手段と、前記第２のチヤ
ンネル領域が容量を介して浮遊ゲート電極の電圧
があがることにより、強反転するような大きな電
圧を前記ドレイン領域に印加する電圧印加手段と
から成つて、前記第１と第２のチヤンネル領域が
接する領域近傍で前記ソース領域から流出するチ
ヤンネル電流を加速して前記チヤンネル電流の一
部を前記浮遊ゲート電極に注入することを特徴と
する不揮発性半導体メモリの書き込み方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163583A JPS5864068A (ja) | 1981-10-14 | 1981-10-14 | 不揮発性半導体メモリの書き込み方法 |
| US06/431,304 US4616340A (en) | 1981-10-14 | 1982-09-30 | Non-volatile semiconductor memory |
| GB08229197A GB2107519B (en) | 1981-10-14 | 1982-10-13 | Non-volatile semiconductor memory device |
| DE19823238133 DE3238133A1 (de) | 1981-10-14 | 1982-10-14 | Nichtfluechtiger halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163583A JPS5864068A (ja) | 1981-10-14 | 1981-10-14 | 不揮発性半導体メモリの書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864068A JPS5864068A (ja) | 1983-04-16 |
| JPH0258788B2 true JPH0258788B2 (ja) | 1990-12-10 |
Family
ID=15776664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163583A Granted JPS5864068A (ja) | 1981-10-14 | 1981-10-14 | 不揮発性半導体メモリの書き込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4616340A (ja) |
| JP (1) | JPS5864068A (ja) |
| DE (1) | DE3238133A1 (ja) |
| GB (1) | GB2107519B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4951103A (en) * | 1988-06-03 | 1990-08-21 | Texas Instruments, Incorporated | Fast, trench isolated, planar flash EEPROMS with silicided bitlines |
| US5020030A (en) * | 1988-10-31 | 1991-05-28 | Huber Robert J | Nonvolatile SNOS memory cell with induced capacitor |
| DE69019872T2 (de) * | 1989-03-31 | 1996-02-22 | Philips Electronics Nv | Elektrisch programmierbare Halbleiterspeicher. |
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-
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- 1982-09-30 US US06/431,304 patent/US4616340A/en not_active Expired - Lifetime
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- 1982-10-14 DE DE19823238133 patent/DE3238133A1/de active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| US4616340A (en) | 1986-10-07 |
| DE3238133A1 (de) | 1983-04-28 |
| GB2107519A (en) | 1983-04-27 |
| DE3238133C2 (ja) | 1990-03-22 |
| GB2107519B (en) | 1985-12-18 |
| JPS5864068A (ja) | 1983-04-16 |
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