DE69019872T2

DE69019872T2 - Elektrisch programmierbare Halbleiterspeicher.

Info

Publication number: DE69019872T2
Application number: DE69019872T
Authority: DE
Inventors: Roger Cuppens; Gerrit-Jan Hemink; Jan Middelhoek; Louis Praamsma; Rutger Cornelis Marinu Wijburg
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-03-31
Filing date: 1990-03-26
Publication date: 1996-02-22
Anticipated expiration: 2010-03-27
Also published as: JPH02294077A; JP2972954B2; ATE123590T1; EP0393737B1; EP0393737A3; EP0393737A2; HUT56459A; HU901878D0; DE69019872D1

Description

Die Erfindung bezieht sich auf elektrisch programmierbare Halbleiterspeicher mit einer Speicherzelle mit einem Ladungsspeichergebiet (beispielsweise einem schwebenden Gate), dessen Ladungszustand einen Speicherzustand der Zelle definiert. Die Speicher können beispielsweise EEPROMS (elektrisch löschbare programmierbare Festwertspeicher) oder einfacher EPROMS (elektrisch programmierbare Festwertspeicher) verschiedenartiger Form sein.
Es sind mehrere Formen von EPROMS bekannt, bei denen verschiedene Injektionsmechanismen verwendet werden, um Ladungsträger (und insbesondere heiße Elektronen) in einen Isolierschichtteil zu injizieren, um den Ladungszustand des Ladungsspeichergebietes einzustellen. Bei den meistens verwendeten EPROM-Designs werden heiße Elektronen entweder dadurch erzeugt, daß Drain oder Source eines MOS- Transistors (Feldeffekttransistor mit isoliertem Gate) mit einem schwebenden Gate einem Lawinendurchbruch ausgesetzt wird oder dadurch, daß dem Transistor ausreichend hohe Felder zugeführt werden, so daß die heißen Elektronen in dem Kanal selbst erzeugt werden. In diesen Fällen werden die Elektronen jedoch ganz allgemein parallel zu der Oberfläche des Körpers beschleunigt, so daß sie erneut auf die Oberfläche gerichtet werden müssen, um eine effizientere Injektion in das Ladungsspeichergebiet zu erhalten. Weiterhin sind die Dotierungsprofile von Source und/oder Drain daran angepaßt, ausreichend heiße Elektronen bei akzeptablen Spannungspegeln zu erzeugen, und dies kann, im Vergleich zu dem, was für andere Teile einer integrierten Schaltungsanordnung erwünscht ist, zur Verwendung einer abweichenden MOS-Transistor-Prozeßtechnologie für die Speicherzellen führen. Wenn zum Programmieren heiße Elektronen in dem Kanal des Speichertransistors verwendet werden, können die Source- und Drain- Abmessungen und/oder die Dotierung zu diesem Zweck in unterschiedlicher Weise optimiert werden, wobei die Lese- und Schreibspannungen unterschiedlichen Anschlüssen des Speichertransistors zugeführt werden. Kürzere Kanallängen, als normalerweise erwünscht, können zum Programmieren bei niedrigen Spannungen erforderlich sein.
Alternativ kann die Speicherzelle zwei Transistoren aufweisen, von denen der erste Transistor beim Lesen und der zweite Transistor beim Schreiben verwendet wird. Diese Zwei-Transistoren-Anordnung kann für die Speicherzelle einen großen Raum beanspruchen.
Die vorliegende Erfindung bezieht sich auf einen elektrisch programmierbaren Halbleiterspeicher mit einer Vielzahl in und auf einem Halbleiterkörper gebildeten Speicherzellen, wobei jede Zelle einen Feldeffekttransistor mit einem Ladungsspeichergebiet hat, dessen Ladungszustand einen Speicherzustand der Zelle definiert, wobei die Zelle einen ersten auf einer Oberfläche des Körpers über einem ersten Gebiet des Körpers eines ersten Leitungstyps vorhandenen Isolierteil aufweist, wobei das Ladungsspeichergebiet sich auf einer Oberfläche des ersten Isolierschichtteils erstreckt und wobei die Zelle Programmiermittel mit einem Injektorgebiet vom entgegengesetzten zweiten Leitungstyp hat, das mit dem ersten Gebiet einen pn-Übergang bildet, und ein mit dem Ladungsspeichergebiet kapazitiv gekoppeltes Steuer-Gate. Die elektrisch programmierbare Halbleiterspeicherzelle ist vom vertikalen Injektortyp, worin das Injektorgebiet innerhalb des Körpers so gelegen ist, daß es sich unterhalb des ersten Gebietes unter dem Ladungsspeichergebiet befindet, und daß das Steuer-Gate, das Injektorgebiet und wenigstens ein Drain des Transistors der Zelle mit Verbindungsmitteln zum Zuführen von Programmierspannungen zu der Zelle versehen sind, um das Steuer-Gate und die Oberfläche des ersten Gebietes relativ zum Injektorgebiet vorzuspannen, damit ein gewünschter Ladungszustand des Ladungsspeichergebietes durch Injektion heißer Ladungsträger durch den ersten Isolierschichtteil hindurch vertikal von dem Injektorgebiet aus eingestellt wird, wobei das erste Gebiet eine ausreichend niedrige Dotierungskonzentration vom ersten Leitungstyp über dem Injektorgebiet aufweist, um beim Anlegen der Programmierspannungen ein Durchgreifen über eine Verarmungsschicht vertikal entlang der Dicke des ersten Gebietes zu dem Injektorgebiet zu ermöglichen, und wobei beim Programmieren der Zelle nicht in den ersten Isolierschichtteil injizierte heiße Ladungsträger über die Verbindungsmittel zum Drain des Transistors abgeführt werden. Eine Speicherzelle dieser Art ist aus der US-Patentschrift US-A-4 163 985 bekannt.
Durch das vertikale Durchgreifen über die Verarmungsschicht unterhalb des Ladungsspeichergebietes werden heiße Ladungsträger in einer vertikalen Richtung von dem Injektorgebiet aus zu der vorgespannten Oberfläche erzeugt (wodurch sie meistens bereits die richtige Richtung zum effizienten Injizieren in den Isolierschichtteil mit dem Ladungsspeichergebiet haben), während nicht-injizierte Träger über die Verbindungsmittel von der vorgespannten Oberfläche weg zu mindestens dem Drain des Transistors abgeführt werden. Auf diese Weise wird dadurch, daß heiße Träger vertikal von dem Injektorgebiet in das Ladungsspeichergebiet injiziert werden, ein gewünschter Ladungszustand des Ladungsspeichergebietes eingestellt. Für die Speicherzellen kann die gleiche Prozeßtechnologie angewandt werden wie für die übrigen Schaltungsteile, und für das Injektorgebiet ist keine Zufuhr einer Vorspannung entgegengesetzter Polarität erforderlich. Der effizientere Programmierverlauf kann zur Ermöglichung einer schnelleren Programmierung oder zum Programmieren mit Strömen geringerer Stärke genutzt werden. Weiterhin gehen die Erfinder davon aus, daß es als Ergebnis dieses effizienten Programmierverlaufs möglich ist, daß weniger Ladungen in der Isolierschicht abgefangen werden, so daß eine größere Anzahl I-ösch/Schreib-Zyklen durchgeführt werden kann, bevor eine ernsthafte Degradation der Isolierschicht auftritt.
Der Erfindung liegt die Aufgabe zugrunde, spezielle Anordnungen zu verschaffen, bei denen der vertikale Durchgriff auf einen gewünschten Injektionsbereich unterhalb eines Teils des Ladungsspeichergebietes beschränkt werden und trotz des Injektorgebietes und der Drain-Verbindungen in einem kompakten Anordnungsaufbau erreicht werden kann.
Nach der vorliegenden Erfindung wird ein elektrisch programmierbarer Halbleiterspeicher der oben genannten Art geschaffen, bei dem wenigstens ein Grenzgebiet an wenigstens einer Seite des ersten Gebietes der Zelle vorhanden ist, eine höhere Dotierungskonzentration vom ersten Leitungstyp hat als das erste Gebiet und es die seitliche Ausbreitung der Verarmungsschicht an dieser Seite während des Durchgreifens vertikal entlang der Dicke des ersten Gebietes begrenzt.
Um eine Durchgriffverbindung durch die Verarmungsschicht beispielsweise eines Transistor-Source- und/oder -Drain-Gebietes mit dem Injektorgebiet in einem kompakten Zellenaufbau zu vermeiden, kann nach der vorliegenden Erfindung zwischen dem Injektorgebiet und dem Source- und/oder Drain-Gebiet wenigstens ein solches Grenzgebiet vorgesehen werden. Ein derartiges Grenzgebiet kann in seitlicher Richtung den Transistorbereich von dem ersten Durchgriffgebiet über dem Injektorgebiet trennen, oder das Transistor-Source- und/oder -Drain-Gebiet kann beispielsweise in einem oder mehreren Grenzgebieten gebildet werden, die in dem Kanalbereich voneinander getrennt sein können. Erfindungsgemäße Grenzgebiete können ebenfalls dazu dienen, eine parasitäre Verbindung des Injektorgebietes mit der Oberfläche, beispielsweise an einem entweder neben einer eingesetzten Feld-Isolierschichtstruktur oder enflang eines Inselteils der Speicherzelle liegenden Randteil des Injektorgebietes, zu vermeiden.
Um ein besonders kompaktes Layout eines Feldes solcher Speicherzellen in einem erfindungsgemäßen Speicher zu erhalten, hat das Injektorgebiet jeder Zelle vorzugsweise ein Verbindungsgebiet vom zweiten Leitungstyp, das eine gemeinsame Verbindung für verschiedene Gebiete (beispielsweise sechs) benachbarter Speicherzellen bildet. Ein kompakter Speicherfeld-Aufbau kann mit nur einer geringen Anzahl Verbindungen je Zelle erhalten werden, beispielsweise mit nur zwei gemeinsamen Fenstern in jeder Zelle. Jede Speicherzelle kann folglich einen Inselteil des Körpers enthalten und die Anordnung kann dadurch gekennzeichnet sein, daß die Inselteile zweier benachbarter Zellen an einem Verbindungsgebiet vom zweiten Leitungstyp, das eine gemeinsame Verbindung mit den Injektorgebieten der zwei benachbarten Zellen bildet, aneinander grenzen. Dieses Verbindungsgebiet kann sich (außer in die genannten beiden benachbarten Inselteile) in vier andere benachbarte Inselteile erstrecken, um eine Source- oder Drain-Verbindung eines Transistors in jedem der genannten vier Inselteile zu bilden.
Ein Speicher gemäß der vorliegenden Erfindung kann ein elektrisch löschbarer Halbleiterspeicher sein, der weiterhin dadurch gekennzeichnet ist, daß jede Speicherzelle ein Lösch-Gate aufweist, das mit dem Ladungsspeichergebiet gekoppelt ist (beispielsweise dadurch, daß es sich auf einer zweiten Isolierschicht über dem Ladungsspeichergebiet befindet), um durch Anlegen einer Löschspannung an das Lösch-Gate elektrisches Löschen des Speicherzustandes dieser Zelle zu ermöglichen. Ein solcher Anordnungsaufbau, bei dem sowohl das I-ösch-Gate als auch das Steuer-Gate mit dem Ladungsspeichergebiet gekoppelt sind (beispielsweise über die zweite Isolierschicht), kann zum Bilden einer Rückkopplungsschleife unter Anwendung der Injektion von heißen Ladungsträgern zur Vermeidung von Überlöschung vorgespannt werden. Wenn also Überlöschung des Ladungsspeichergebietes droht, wird dies durch den Start der Injektion von heißen Ladungsträgern durch das vertikale Durchgriffgebiet von dem Injektorgebiet unter dem Ladungsspeichergebiet aus kompensiert.
Somit ist gemäß dieser Ausführungsform der Erfindung der elektrisch programmierbare Halbleiterspeicher weiterhin durch jede Speicherzelle gekennzeichnet, die ein mit dem Ladungsspeichergebiet durch eine kapazitive Kopplung, die schwächer ist als die kapazitive Kopplung des Steuer-Gates mit dem Ladungsspeichergebiet, gekoppeltes Lösch-Gate aufweist sowie Mittel zum Anlegen einer Löschspannung an das Lösch-Gate, um elektrisches Löschen des programmierten Ladungszustandes dieser Zelle zu ermöglichen, indem das Steuer-Gate auf einer niedrigeren Spannung vorgespannt wird und indem die Oberfläche des ersten Gebietes und das Injektorgebiet auf Programmierspannungen vorgespannt werden und dadurch eine Injektion heißer Ladungsträger aus dem Injektorgebiet in das Ladungsspeichergebiet ermöglicht wird, um Überlöschen des Speicherzustandes zu kompensieren.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 einen schematischen Schnitt durch einen Teil einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers,
Fig. 2 einen Schnitt (senkrecht zu dem aus Fig. 1) durch einen bestimmten Speicherzellenaufbau nach der Erfindung,
Fig. 3 bis Fig. 5 eine Draufsicht mehrerer Gebiete des Aufbaus nach Fig. 2 für zwei benachbarte Speicherzellen;
Fig. 6 eine Draufsicht einiger Gebiete mehrerer Speicherzellen mit einem Aufbau entsprechend dem aus den Fig. 2 bis 5,
Fig. 7 einen Schnitt durch einen anderen bestimmten erfindungsgemäßen Speicherzellenaufbau, in dem eine Abwandlung desjenigen aus Fig. 2 dargestellt ist,
Fig. 8, 9 und 10 Querschnitte (senkrecht zu denen aus den Fig. 2 und 7), wobei weitere Abwandlungen in einer erfindungsgemäßen Speicherzelle dargestellt werden.
Es sei erwähnt, daß die Zeichnungen nur schematisch und nicht maßstabsgetreu sind. Die relativen Abmessungen und Verhältnissen der Teile dieser Zeichnungen sind der Deutlichkeit und Vereinfachung der Zeichnungen halber vergrößert oder verkleinert dargestellt. Die in einer Ausführungsform benutzten Bezugszeichen werden im allgemeinen auch zur Bezeichnung entsprechender oder ähnlicher Teile in den anderen Ausführungsformen verwendet. Verarmungsschichten sind ohne Schraffierung in Fig. 1 dargestellt, während einige Merkmale, die nicht im Querschnitt vorkommen, in den Fig. 3 bis 6 zur Vereinfachung der Darstellung schraffiert sind.
Fig. 1 zeigt einen Teil einer Speicherzelle eines erfindungsgemäßen elektrisch programmierbaren Halbleiterspeichers. Der Speicher umfaßt eine Anzahl derartiger Zellen, die in ihrem Layout identisch oder zueinander symmetrisch sein können. Jede Zelle weist einen Feldeffekttransistor 5, 6, 11, 12 mit einem Ladungsspeichergebiet 11 auf (vorzugsweise in Form eines schwebenden Gates, beispielsweise aus dotiertem polykristallinem Silizium), dessen Ladungszustand einen Speicherzustand der Zelle definiert. Der Speicher umfaßt einen Halbleiterkörper 10 (beispielsweise aus Silizium), der für jede Zelle einen ersten Isolierschichtteil 21 aufweist (beispielsweise aus Siliziumdioxid), der sich auf einer Oberfläche des Körpers 10 über einem p-leitenden ersten Gebiet 1 des Körpers 10 befindet. Das schwebende Gate 11 erstreckt sich über eine Oberfläche des ersten Isolierschichtteils 21. Jede Zelle umfaßt in wenigstens einem Teil des ersten Gebietes 1 unterhalb des Ladungsspeichergebietes 11 ein Transistor-Source- und ein Transistor-Drain-Gebiet 5 bzw. 6. Jede Zelle hat Programmiermittel mit einem n-leitenden Injektorgebiet 2, das sich in dem Körper 10 befindet und mit dem ersten Gebiet 1 einen pn-Übergang bildet. Ein Steuer-Gate 12 (beispielsweise aus dotiertem polykristallinem Silizium) ist mit dem schwebenden Gate 11 kapazitiv gekoppelt. Diese kapazitive Kopplung wird vorzugsweise dadurch erzielt, daß das Steuer-Gate 12 auf einem zweiten Isolierschichtteil 22 vorgesehen wird, wobei das schwebende Gate 11 sich zwischen den Schichten 21 und 22 befindet.
Das Injektorgebiet 2 liegt so in dem Körper 10 (beispielsweise als vergrabene Schicht), daß es sich unterhalb des ersten Gebietes 1 unterhalb des schwebenden Gates 11 befindet. Dieses p-leitende erste Gebiet 1 hat wenigstens über dem Injektorgebiet 2 eine ausreichend niedrige Dotierungskonzentration des Akzeptors Na, um über eine Verarmungsschicht 1' vertikal durch die Dicke T des ersten Gebietes 1 zu dem Injektorgebiet 2 bei Anlegen von Programmierspannungen Vb und Vd einen Durchgriff zu ermöglichen. Es gibt Verbindungen B, (S + D) und A mit dem Steuer-Gate 12, der Oberfläche des ersten Gebietes 1 (über das Source- und Drain-Gebiet 5 und 6) bzw. dem Injektorgebiet 2 zum Zuführen der Programmierspannungen Vb (beispielsweise etwa 15 Volt) zum Vorspannen des Steuer-Gates 12 und Vd (beispielsweise etwa 5 Volt) zum Vorspannen der Oberfläche des ersten Gebietes 1 bezüglich des Injektorgebietes 2. Dadurch wird ein gewünschter Ladungszustand des schwebenden Gates 11 eingestellt (wodurch die Zelle programmiert wird), und zwar durch eine Injektion heißer Elektronen vertikal von dem n-leitenden Injektorgebiet 2 in das schwebende Gate 11 hinein. Das n-leitende Injektorgebiet 2 wird beim Programmieren mit Null- Spannung vorgespannt. Der umgebende p-leitende Körperteil kann auf 0 Volt liegen.
Die Potentialsperre mit Null-Vorspannung (Vo) des pn-Übergangs zwischen dem Injektorgebiet 2 und dem ersten Gebiet l wird durch den Durchgriff der in dem Gebiet 1 durch die Spannungen Vd und Vb gebildeten Verarmungsschicht abgesenkt. An den Stellen, an denen diese Verarmungsschicht zu der schmalen Verarmungsschicht mit Null-Vorspannung (mit einer Breite Xo) um das Gebiet 2 durchgreift, wird der pn-Übergang in Vorwärtsrichtung vorgespannt, und es fließen Elektronen aus dem n-leitenden Injektorgebiet 2 in das Durchgriffgebiet 1. Die Elektronen werden durch Beschleunigung in der Verarmungsschicht 1' erwärmt und von dem Feld in Richtung der Isolierschicht 21 geleitet, wie dies durch den Pfeil 18 angegeben ist. Ein wesentlicher Anteil dieser heißen Elektronen hat genügend Energie, um in die Isolierschicht 21 einzudringen und darin unter der Anziehungskraft der gekoppelten positiven Spannung Vb von dem Steuer-Gate 12 zu dem schwebenden Gate 11 zu driften. Beim Programmieren werden die Elektronen, die nicht in die Schicht 21 eindringen, mittels der Transistor-Source- und -Drain-Gebiete 5 und 6 der Speicherzelle abgezogen, wie dies durch die Pfeile 19 angegeben ist. Diese Gebiete 5 und 6 sind in Fig. 1 durch strichpunktierte Linien angedeutet, weil sie vorzugsweise außerhalb der Zeichenebene der Fig. 1 liegen, es sei denn, daß sie in einem Grenzgebiet 3 liegen, wie dies im weiteren anhand der Fig. 8 bis 10 noch beschrieben wird. Beim Programmieren werden diese nleitenden Source- und Drain-Gebiete 5 und 6 auf einem positiven Potential (beispielsweise 5 Volt) gehalten, und die zugeordneten Verarmungsschichten 5' und 6' sind ebenfalls strichpunktiert dargestellt. Wegen der in der Verarmungsschicht an der p-leitenden Körperfläche unterhalb der Gate-Struktur gebildeten durchgehenden Kanalinversionsschicht liegt die Oberfläche des Gebietes 1 auf einem Potential Vc=Vd+2 F, wobei Vd dem Source- und Drain-Gebiet 5 und 6 zugeführt wird und F der Potentialunterschied zwischen dem Fermi-Niveau in dem Gebiet 1 und dem Niveau der Bandlückenmitte ist. Diese Injektoranordnung bietet mehrere Vorteile. Der Injektor 2 braucht keine zusätzliche Vorspannung. Der Injektor 2 injiziert nur dann, wenn die Zelle programmiert wird. Der Injektor 2 ist beim Injizieren gerichtet und injiziert beispielsweise nicht in das darunterliegende Substrat, so daß Substratströme sehr klein sind.
Wenn der Injektor 2 geerdet ist, ist es ersichtlich, daß Durchgreifen nur dann erfolgen kann, wenn sowohl das Steuer-Gate 12 als auch das Source- und Drain- Gebiet 5 und 6 des Transistors auf ein hohes Potential (beispielsweise 15 Volt bzw. 5 Volt) gebracht worden sind, damit die Spannungsverteilung über das Durchgriffgebiet beibehalten wird, wodurch eine Injektion der Elektronen in das schwebende Gate 11 ermöglicht wird. Durchgreifen wird immer verhindert, wenn der n-leitende Injektor 2 auf ein positives Potential (z.B. 5 Volt) gebracht statt geerdet wird, oder wenn das Source- und Drain-Gebiet 5 und 6 auf null Volt statt auf 5 Volt liegen, oder wenn das Steuer-Gate auf null Volt liegt. Somit können, wenn Zellen in einer bestimmten selektierten Zeile einer Speichermatrix programmiert werden, die Injektoren 2 in nicht selektierten benachbarten Zeilen dadurch gesperrt werden, daß ihnen verschiedene Spannungen zugeführt werden. Dies ermöglicht ein einfaches Verdrahtungsschema, wie dies im weiteren anhand von Fig. 6 erläutert wird.
Die für ein Durchgreifen minimal erforderliche Spannung Vp hängt weitgehend von dem Dotierungsniveau Na und von der Dicke T des Gebietes 1 zwischen dem Injektorgebiet 2 und der Körperoberfläche ab. Diese Durchgriffspannung Vp hat die folgende Form:
Vp + Vo = A Na (T-Xo)²
worin A eine Konstante ist.
Berechnungen zeigen, daß für eine Durchgriffspannung Vp von 4 Volt der Abstand T etwa 0,5 um für Na von 5x10¹&sup6; cm&supmin;³ und für Na von 2x10¹&sup6; cm&supmin;³ etwa 0,8 um betragen sollte.
Durch Erhöhen der Programmierspannung über Vp wird die Potentialsperre des pn-Übergangs zwischen den Gebieten 1 und 2 erniedrigt, was zu einem Stromfluß von dem Injektorgebiet 2 zu dem Durchgriffgebiet 1 führt. Der Durchgriff- Elektronenstrom I hat die folgende Form:
I = Io exp((-B Xo/T)(Vc-Vp))
wobei B eine Konstante und Vc die am Durchgriffgebiet liegende Spannung ist.
Ein hohes Feld zum Aufheizen der Elektronen wird in der Durchgriff- Verarmungsschicht 1' erzeugt. Zum Erhalten eines hohen Injektionswirkungsgrades muß das Beschleunigungsfeld in der Verarmungsschicht höher sein als die Sperre zwischen dem Halbleiterkörper 10 und der ersten Isolierschicht 21 (beispielsweise etwa 3,2 Volt für die Sperre zwischen dem Silizium und dem Siliziumdioxid). Dies kann somit dadurch erreicht werden, daß das Source- und das Drain-Gebiet 5 bzw. 6 aus einer herkömmlichen 5-Volt-Speisung vorgespannt werden. Das Steuer-Gate 12 benötigt eine höhere Spannung Vb, die ausreicht, den Transistor beim Programmieren im leitenden Zustand zu halten. Die Größe Vb ist von der Größe der kapazitiven Kopplung abhängig und muß ausreichen, die Inversionsschicht (in der Verarmungsschicht) an der Körperoberfläche selbst in einem höher dotierten Grenzgebiet 3 (siehe unten) zwischen dem Kanalgebiet des Transistors und dem Durchgriffgebiet 1 aufrechtzuerhalten. Typischerweise kann der Wert von Vb beispielsweise zwischen 15 und 20 Volt liegen. Weil das Steuer-Gate 12 nur einen geringen Strom zieht, kann diese hohe Spannung Vb auf einfache Weise mit einer Ladungspumpe aus einer 5-Volt-Speisung erzeugt werden.
Zur Vereinfachung der Herstellung der Anordnung ist vorzugsweise das gleiche Dotierungsniveau Na in dem ersten Durchgriffgebiet 1 wie in dem Transistorgebiet 4 der Zelle (wenigstens nach unten zu derselben Tiefe T) vorhanden. Das Injektorgebiet 2 kann beispielsweise eine implantierte n-leitende Wanne in einem p-leitenden Abschnitt (Substrat) des Körpers 10 aufweisen, und eine flacher implantierte p-leitende Wanne, die in einem seitlich angrenzenden Teil des p-leitenden Abschnitts gebildet ist, kann einen Teil des Gebietes der n-leitenden Wanne überlappen und überdotieren, um das erste Durchgriffgebiet 1 über dem Injektorgebiet 2 zu bilden. Ein solcher Zellenaufbau ist in Fig. 2 dargestellt. Das Dotierungsniveau Na beeinflußt daher viele Parameter der Speicherzelle: (1) die Spannung des schwebenden Gates zur Ermöglichung einer Injektion von Elektronen über das Silizium zu der Siliziumdioxidsperre; diese Spannung ist für ein Na von etwa 2x10¹&sup6; cm&supmin;³ bis 5x10¹&sup6; cm&supmin;³ minimal; (2) die Source-/Drain-Spannung (um dieselbe Sperre zu überwinden) nimmt bei Zunahme von Na ab und liegt für Na größer als 1x10¹&sup6; cm&supmin;³ unter 5 Volt; (3) die Injektionswahrscheinlichkeit, die bei Zunahme von Na zunimmt; (4) die Schwellenspannung einer nicht-programmierten Zelle nimmt bei Zun ahme von Na zu, aber dies bezieht sich auch auf die Schwellenspannung für n-Kanal-MOS-Transistoren, die mit dem gleichen Prozeß in anderen Teilen der Schaltungsanordnung gebildet worden sind; und (5) die Durchgriffspannung Vp, die bei Zunahme von Na zunimmt, obwohl diese auch durch Änderung der Tiefe T, bei der der Injektor 2 liegt, geändert werden kann.
Unter Berücksichtigung dieser verschiedenen Parameter dürfte es einleuchten, daß für hohe Programmierungsraten ein hoher Wert von Na bevorzugt wird, daß aber Na den Wert 5x10¹&sup6; cm&supmin;³ nicht überschreiten sollte, wenn die Verwendung niedriger Programmierspannungen erwünscht ist. Weiterhin ist wünschenswert, Na zu begrenzen, um ausreichende Schwellenspannungen für n-Kanal-MOS-Transistoren in anderen Teilen der Schaltungsanordnung zu erhalten. Bei einer Akzeptordotierung von etwa 5x10¹&sup6; cm&supmin;³ für den entsprechenden Teil des Transistorbereichs 4 kann eine ausreichende Durchgriffspannung Vp (beispielsweise etwa 4 Volt) und eine gute Injektionswahrscheinlichkeit erhalten werden.
Wenn dieselbe Dotierungskonzentration Na über die Dicke des ersten Gebietes 1 ebenfalls über die Lange zwischen dem Gebiet 1 und dem Transistorbereich 4 vorhanden wäre, wäre es bei dem Zellenaufbau nach den Fig. 2 bis 5 notwendig, das Injektorgebiet 2 lateral von dem Source- und dem Drain-Gebiet 5 und 6 des Transistors durch einen wesentlichen Abstand zu trennen zur Vermeidung lateraler Streuung der Verarmungsschichten 1', 5', 6', was zwischen dem Injektorgebiet 2 und dem Sourceund dem Drain-Gebiet 5 und 6 zu einer Durchgriffverbindung führen würde. Dieser Trennabstand sollte bei Na von etwa 5x10¹&sup6; cm&supmin;³ und bei einer Tiefe T von etwa 0,5 um mindestens 2,5 um betragen. Dies würde die Abmessungen der Speicherzelle erhöhen. Nach der vorliegenden Erfindung wird jedoch die laterale Streuung des Durchgreifens der Verarmungsschicht begrenzt, indem ein oder mehrere Grenzgebiete 3 des gleichen Leitungstyps wie dem des Durchgriffgebietes 1, aber mit höherer Dotierungskonzentration, eingeschlossen werden. Fig. 2 zeigt einen Transistorbereich 4, der seitlich von dem ersten Durchgriffgebiet 1 durch ein solches Grenzgebiet 3 getrennt ist. Das Source- und das Drain-Gebiet 5 und 6 des Transistors sind in dem Bereich 4 vorhanden (siehe Fig. 3 bis 5), aber nicht in der Zeichenebene von Fig. 2. Im Vergleich zu den tieferen Verarmungsschichten in dem Durchgriffgebiet 1 und in dem Transistorbereich 4 erstreckt sich nur eine sehr flache Verarmungsschicht (mit der Oberflächen- Inversionsschicht) an der Oberfläche des höher dotierten Grenzgebietes 3 zwischen dem Gebiet 1 und dem Gebiet 4. Mit diesem trennenden Grenzgebiet 3 können die Transistorgebiete 5 und 6 viel näher bei dem Injektorgebiet 2 liegen, beispielsweise in einer seitlichen Entfernung von etwa 1,25 um und sogar weniger als 0,7 um, so daß ein kompakterer Zellenaufbau erzielt werden kann.
Ein Grenzgebiet 3 kann ebenfalls eine parasitäre Verbindung des Injektorgebietes 2 mit der Körperoberfläche vermeiden. Die Erfinder haben somit gefunden, daß das Implantieren einer n-leitenden Wanne zum Bilden des Gebietes 2 zu einem nleitenden Ausläufer führen kann, der sich zu der Oberfläche zwischen dem Gebiet 1 und dem Bereich 4 erstreckt (z.B. von dem Injektorrand 42 in den Fig. 3 und 4), wenn das höher dotierte Grenzgebiet 3 nicht in diesem Bereich vorgesehen ist (während es in diesem Bereich so vorgesehen ist, wie in Fig 2 gezeigt wird). Weiterhin, wie in Fig. 3 dargestellt, weist jede Zelle in dem Körper 10 einen aktiven Inselteil auf, der das erste Gebiet 1 enthält und der seitlich an wenigstens zwei länglichen Seiten durch eine eingesetzte Isolierschicht begrenzt ist, die einen Teil einer Feldoxidstruktur 29 bildet. Verschiedene Teile der Feldoxidstruktur 29 um die Insel herum können in verschiedenen Herstellungsstufen gebildet werden. Der größte Teil der Struktur 29 kann somit beispielsweise durch örtliche Oxidation von Silizium (LOCOS) in einer frühen Herstellungsstufe eingesetzt werden, und in einer späteren Stufe (beispielsweise nach der Bildung einer flachen n-leitenden Verbindungsgebietstruktur 8) können andere Teile der Feldoxidstruktur 29 abgeschieden werden, wie die Teile 29a, die an das Source- und das Drain-Gebiet 5 und 6 und an das Injektor-Verbindungsgebiet 8 grenzen. Obschon in Fig. 3 nicht im Schnitt dargestellt, ist die Feldstruktur 29 schraffiert, um den Inselaufbau leichter sichtbar zu machen; und wie man sehen kann, grenzen die Inselteile zweier benachbarter Zellen aneinander, in dieser speziellen Ausführungsform bei einem gemeinsamen n-leitenden Verbindungsgebiet 8. Die Inselteile weisen zwei längliche Seiten 30 und eine Endseite 31 auf, und der Aufbau ist um die Ebene 32 herum symmetrisch. Das n-leitende Injektorgebiet 2 jeder Zelle erstreckt sich von dem gemeinsamen Verbindungsgebiet 8 bis unter das Durchgriffgebiet 1. Wie weit sich das Injektorgebiet 2 in dem Inselteil erstreckt, ist in Fig. 3 dargestellt, aus der ersichtlich ist, daß das Gebiet 2 sich zwischen den beiden länglichen Seiten 30 und bis 42 erstreckt. An diesen Seiten 30 der eingesetzten Feldstruktur 29 kann eine parasitäre n-leitende Verbindung des Injektorgebietes 2 mit der Körperoberfläche auftreten und um dies zu vermeiden, ist das p-leitende Grenzgebiet 3 so vorgesehen, daß es an diesen zwei einander gegenüberliegenden Seiten 30 an die eingesetzte Feldstruktur 29 grenzt.
In diesem Fall kann also jede Zelle ein U-förmiges Grenzgebiet 3 aufweisen (dessen Form schraffiert in Fig. 4 dargestellt ist), wobei dieses Gebiet längs der Seiten 30 und am Gebietsrand 42 verläuft, um sich so seitlich um das niedriger dotierte Durchgriffgebiet 1 zu erstrecken. Auf diese Weise wird zwischen dem Injektorgebiet 2 und einem Teil des Ladungsspeichergebietes mit schwebendem Gate 11 ein wohldefiniertes vertikales Durchgriffgebiet 1 festgelegt. Weiterhin erstreckt sich das Grenzgebiet 3 über die Insel jeder Zelle (bei 42), um den Inselteil seitlich in ein erstes und ein zweites Ende, die einander gegenüberliegen, aufzuteilen. Das Durchgriffgebiet 1 und das darunter liegende Injektorgebiet 2 befinden sich am ersten Ende (neben dem Verbindungsgebiet 8), unter einem Teil des Ladungsspeichergebietes mit schwebendem Gate 11. Das Source- und das Drain-Gebiet 5 und 6 des Transistors sind am zweiten Ende (neben der Seite 31) vorhanden; ein anderer Teil des Ladungsspeichergebietes mit schwebendem Gate 11 erstreckt sich über wenigstens einen Kanalbereich zwischen den Gebieten 5 und 6. Dies schafft einen besonders kompakten Zelleninselaufbau mit wohldefiniertem vertikalem Durchgriff. Ein kompaktes Layout zum Bilden der Verbindungen mit diesem Source- und diesem Drain-Gebiet 5 und 6 wird im weiteren anhand der Fig. 6 beschrieben.
Wie in den Fig. 2 und 5 dargestellt, sind auf der zweiten Isolierschicht 22 über dem schwebenden Gate 11 das Steuer-Gate 12 und (im Falle eines EEPROMs) ein Lösch-Gate 14 vorgesehen. Das Lösch-Gate 14 hat ein schmaleres Überlappungsgebiet mit dem schwebenden Gate 11 als das Steuer-Gate 12, und dadurch ist seine kapazitive Kopplung mit dem schwebenden Gate 11 kleiner als die des Steuer-Gates 12 mit dem schwebenden Gate 11. Durch Ladungstunnelung von dem schwebenden Gate 11 durch das Dielektrikum 22 zu dem Lösch-Gate 14 tritt Löschung auf. Beide Gates 12 und 14 können beispielsweise durch Bahnen aus dotiertem polykristallinem Silizium gebildet werden, die parallel zueinander verlaufen und quer zu den Längsseiten 30 der Zelleninseln. Jede der Zellen in einer Spalte einer Speichermatrix kann eine gemeinsame Steuer-Gate-Bahn 12 aufweisen und eine gemeinsame Lösch-Gate-Bahn 14. Eine weitere (nicht dargestellte) Isolierschicht bedeckt die Gate-Bahnen 12 und 14. Die Gebiete 8 können bei Fenstern 28 in dem lsolierschichtaufbau kontaktiert werden und können in Reihen durch Metallbahnen 18, die parallel zu den Längsseiten 30 der Zelleninseln verlaufen, miteinander verbunden werden.
In einem typischen Beispiel kann die eingesetzte Feldstruktur beispielsweise unter Anwendung der LOCOS-Technologie in einem p-leitenden Siliziumkörperteil 10 mit einer Bordotierung von etwa 2x10¹&sup5; cm&supmin;³ mit einer Dicke von 700 nm aufwachsen. Dieser Körperteil kann beispielsweise eine Epitaxieschicht mit einer Dicke von etwa 3 bis 5 um auf einem höher dotierten p-leitenden Substrat sein. Die p- und n- leitenden Wannen können danach implantiert werden, und zwar unter Anwendung beispielsweise komplementarer Masken, so daß die ganze Körperfläche entweder p- oder n- leitend implantiert wird. Es können hochenergetische Bor- und Phosphorimplantationen verwendet werden, die imstande sind, in die eingesetzte Feldstruktur 29 einzudringen. Für die p-leitende Wanne: es können etwa 1,2x10¹² cm&supmin;² von 210-keV-Ber-Ionen und etwa 1 ,5x10¹² cm&supmin;² von 350-keV-Bor-Ionen verwendet werden, um die Masse der p- leitenden Wanne (Gebiet 1 und der Transistorbereich 4) zu bilden, zusammen mit einer schwelleneinstellenden Implantation von etwa 1 ,5x10¹² cm&supmin;² von 70-keV-Bor-Ionen. Für die n-leitende Wanne (einschließlich des Injektors 2): es können etwa 2x10¹³ cm&supmin;² von 1-MeV-Phosphor-Ionen verwendet werden, zusammen mit einer schwelleneinstellenden Implantation von etwa 6x10¹¹ cm&supmin;² von 50-keV-Bor-Ionen. Außer beim Bilden der Gebiete 1, 2 und 4 in den Speicherzellengebieten können diese implantierten n- und p-leitenden Wannen in anderen Teilen der Schaltungsanordnung vorgesehen werden, beispielsweise zum Schaffen einer CMOS-Schaltung. Zum Anbringen der Randgebiete 3 wird eine zusätzliche örtliche Bor-Implantation durchgeführt, beispielsweise mit etwa 5x10¹² cm&supmin;² von 150-keV-Bor-Ionen, so daß das Randgebiet 3 etwa dreimal höher dotiert sein kann als das Durchgriffgebiet 1 und etwa die halbe Dosis Phosphor der n- leitenden Wannenimplantation aufweisen, damit n-leitende Verbindungsausläufer vom Rand des injektorgebietes 2 zu der Oberfläche unterdrückt werden. Bei Anwendung beispielsweise der 1,25-Mikrometer-Prozeßtechnologie kann die Breite des Gebietes 3 längs der Seiten 30 etwa 1,25 um betragen, damit eine Breite von etwa 1,25 um für das Durchgriffgebiet 1 freigelassen wird. Das Gebiet 1 kann beispielsweise 0,5 um tief sein. Es kann eine Gate-Oxidschicht 21 von etwa 25 nm auf die aktiven Gebiete der Zellen aufgewachsen werden. Durch eine niedrigenergetische Implantation in den aktiven Bereichen können flache Source- und Drain-Gebiete der Transistoren gebildet werden, zusammen mit flachen hoch dotierten Kontaktgebieten, wie eine Oberflächendotierung für das Gebiet 8.
Die elektrisch löschbaren Speicherzellen von Fig. 2 bis 5 mit einer Durchgriffspannung Vp von 4 Volt können wie folgt betrieben werden: (1) zum Einschreiben (Programmieren) liegen das Substrat 10 (Anschluß E) und der Injektor 2 (Anschluß A) auf 0 Volt, Source und Drain 5 und 6 (Anschlüsse S und D) und das Lösch- Gate 14 (Anschluß C) befinden sich auf beispielsweise 5 Volt, und dem Steuer-Gate 12 (Anschluß B) wird ein Programmierimpuls Vb von 15 bis 20 Volt zugeführt; (2) zum Löschen befinden sich das Substrat 10 und der Injektor 2 auf 0 Volt, das Steuer-Gate 12 und Source und Drain 5 und 6 können auf 0 Volt, aber vorzugsweise z.B. 5 Volt liegen, und das Lösch-Gate 14 ist auf 15 bis 20 Volt angestiegen; (3) zum Auslesen wird der Transistor mit der Source auf 0 Volt und dem Drain zwischen 1 und 2 Volt betrieben, wobei die Gates 12 und 14 auf z.B. 5 Volt liegen, während der Injektor 2 auf 0 Volt gehalten wird. Die Zuführung der verschiedenen Spannungen zu der Speicherzelle wird mit in dem Speicher integrierter Elektronik durchgeführt. Die jeweiligen Kopplungen des Lösch-Gates 14 und des Steuer-Gates 12 mit dem darunter liegenden schwebenden Gate 11 definieren die unterschiedlichen Ladungszustande des schwebenden Gates 11 im gelöschten bzw. programmierten Zustand. Die Spannung Vd und die Kopplung des Steuer-Gates 12 setzen die Schwellenspannung der Speicherzelle nach dem Programmieren. Mit der Spannung Vb (von 15 bis 20 Volt) am Steuer-Gate 12 endet das Programmieren der Zelle, wenn das positive Potential des schwebenden Gates 11 durch die Injektion 18 heißer Elektronen auf einen Pegel verringert worden ist, bei dem die Inversionsschicht des Transistorkanals abgeschnitten ist. Dies ist ein gut definierter, von der Schwellen spannung abhängiger Pegel. I-öschung des programmierten Zustandes des schwebenden Gates 11 erfolgt durch Elektronentunnelung durch die dielektrische Schicht 22 hindurch zu dem Lösch-Gate 14, wenn dieses Gate 14 auf ein hohes positives Potential angehoben wird. Die Dicke der dielektrischen Schicht 22 und der Rauheitsgrad der Oberfläche des polykristallinen Silizium-Gates 14 kann so gewahlt werden, daß derselbe Spannungspegel (15 bis 20 V) am Lösch-Gate 14 zum Löschen verwendet wird wie am Steuer-Gate 12 zum Programmieren. Der Löschpegel kann durch einen effektiven Rückkopplungsmechanismus geregelt werden, der den Injektor 2 einschließt. Durch Vorspannen von Source und Drain 5 und 6 auf 5 Volt und des Injektors 2 auf 0 Volt (d.h. wie im Programmierbetrieb), während gleichzeitig das Steuer-Gate 12 auf einer niedrigen Spannung (z.B. 5 V) gehalten und das Lösch-Gate 14 auf eine hohe Spannung (15 bis 20 Volt) angehoben wird, wird Löschen die Spannung des schwebenden Gates erhöhen (durch Elektronentunnelung). In diesem Fall, falls das Potential des schwebenden Gates 11 durch Überlöschung zu positiv wird und den Transistor leitend macht, sind die Spannungspegel der anderen Gebiete derart, daß von dem Injektor 2 aus Injektion 18 heißer Elektronen in dem Durchgriffgebiet 1 erfolgt, wobei das Löschen aufhören wird. In dieser Anordnung gibt es also einen vorteilhaften Rückkopplungsmechanismus zum Kompensieren von Überlöschung, so daß es einen gut definierten Endzustand des Gates 11 für das Löschen gibt. Der Schwellenspannungsunterschied (Programmierfenster) zwischen einer gelöschten Zelle und einer programmierten Zelle wird durch den Unterschied zwischen der dem Steuer-Gate 12 beim Programmieren zugeführten hohen Spannung (15 bis 20 Volt) und der dem Steuer-Gate 12 beim Löschen zugeführten niedrigen Spannung (z.B. 5 Volt) bestimmt. Wenn ein Schwellenspannungsunterschied von nur etwa 5 Volt erwünscht ist, kann die niedrige Spannung etwa 13 Volt sein, wenn die hohe Spannung beispielsweise etwa 18 Volt beträgt.
Versuchsergebnisse weisen auf eine äußerst wirksame Injektion heißer Elektronen und eine Transistor-Schwellenspannungsverschiebung mit diesem vertikalbegrenzten Durchgriffsaufbau. Es können also sehr hohe Injektionswahrscheinlichkeiten von etwa 10&supmin;&sup4; erhalten werden. Es wurden sehr hohe Oxidströme von etwa 0,8 A cm&supmin;² gemessen, und dies bedeutet sehr hohe Programmiergeschwindigkeiten, da das Oxid nicht zerstört wird.
Die vorliegende Erfindung erlaubt den Entwurf und das Betreiben der Speicherzelle mit Spannungspegeln von beispielsweise entweder 0 Volt oder 5 Volt, die Injektorgebieten 2 und Transistor-Source- und Drain-Gebieten 5 und 6 zugeführt werden. Weiterhin sind die geeigneten Spannungspegel für die verschiedenen Gebiete beim Programmieren, Lesen und Löschen von Zellen in benachbarten Zeilen und Spalten einer Speichermatrix erfindungsgemäb derart, daß die Zellen in einem kompakten Layout, wie in Fig. 6 dargestellt, organisiert werden können. Dieses Layout vermeidet die Notwendigkeit getrennter Kontakte für die Verbindungen S und D mit dem Source- und dem Drain-Gebiet 5 und 6 des Transistors. Nach der Erfindung bildet also jedes n- leitende Verbindungsgebiet 8 eine gemeinsame Verbindung für die Injektorgebiete 2 zweier benachbarter Zellen (z.B. in einer einzigen Insel, wie dies in den Fig. 2 und 5 dargestellt ist) und erstreckt sich ebenfalls in vier andere angrenzende Zellenbereiche (Inselteile), um in jeder dieser vier Zellen ein Source- oder ein Drain-Gebiet 5 oder 6 eines Transistors dieser Zelle zu bilden (oder wenigstens, um die Verbindung zu der Source oder dem Drain 5 oder 6 dieser Zelle zu bilden). Um das Layout leichter sichtbar zu machen, sind ein derartiges Gebiet 8 und ein Zelleninselteil in Fig. 6 jeweils schraffiert dargestellt. Die parallelen Metallbahnen 18, die Zeilen von Gebieten 8 (über Fenster 28) verbinden, können Bitleitungen der Speicherzellenmatrix bilden. Wortleitungen können von den Steuer-Gate-Bahnen 12 (in Fig. 6 nicht dargestellt) gebildet werden, die sich senkrecht zu den Bahnen 18 erstrecken. Der Zustand einer Zelle in einer einzelnen Zeile kann ausgelesen werden, indem die Spannungen an den zwei benachbarten Bitleitungen geregelt werden, und diese beiden benachbarten Bit-Leitungen werden ebenfalls zum Programmieren und Löschen der betreffenden Zelle benutzt.
Aus der Obenstehenden dürfte es dem Fachmann auf dem Gebiet des Entwurfs von Halbleiterspeichern und dem Gebiet der Halbleitertechnologie einleuchten, daß im Rahmen der vorliegenden Erfindung viele Abwandlungen und Varianten möglich sind. Fig. 7 zeigt eine einfache Abwandlung des Aufbaus nach Fig. 2, wobei das Injektorgebiet 2 eine vergrabene Schicht 82 des gleichen Leitungstyps (n-leitend) aufweist, die sich unterhalb eines Zwischenteils 33 der eingesetzten Feldstruktur 29 erstreckt. Dieser Teil 33 erstreckt sich über den Inselteil an dem dem Ende 31 gegenüberliegenden Ende. In dieser Situation besteht an der Seite dieses eingesetzten Teils 33 die Gefahr eines vorzeitigen Durchgriffs oder irgendeiner anderen Verbindung des Injektorgebietes 2 mit der Inversionsschicht unterhalb des Gates 11. Nach der vorliegenden Erfindung grenzt deswegen eine (oder die) Grenzschicht 3 des gleichen Leitungstyps wie das Durchgriffgebiet 1, aber mit einer höheren Dotierungskonzentration, an diese Seite des eingesetzten Teils 33 über der vergrabenen Schicht 82.
In den Ausführungsformen der Fig. 2 bis 7 liegen das Source- und das Drain-Gebiet 5 und 6 des Transistors in einem Bereich 4 der Insel, der seitlich von dem den Injektor 2 enthaltenden Bereich durch das sich über die Breite des Inselteils erstreckende Grenzgebiet 3 getrennt ist. Fig. 8 zeigt einen abgewandelten Aufbau, in dem jede Zelle ein Source- und ein Drain-Gebiet 5 und 6 des Transistors aufweist, die je in einem Grenzgebiet 3 höherer Dotierungskonzentration (p&spplus;) gebildet sind. Diese Gebiete 3 verlaufen unterhalb des betreffenden Source- und Drain-Gebiets 5 und 6 und sind in dem Kanalbereich des Transistors unterhalb des schwebenden Gates 11 voneinander getrennt. Bei dieser Ausführung kann der Injektor 2 näher dem oder sogar unter dem Source- und Drain-Gebiet 5 und 6 eingefügt werden, so daß eine kompaktere Speicherzelle erhalten werden kann. Diese Gebiete 3, 5 und 6 können durch Implantierung von Dotierstoffen gebildet werden und zwar unter Verwendung des isolierten Gates 11 als Maske. Ein Lösch-Gate 14 kann mit dem schwebenden Ladungsspeichergebiet kapazitiv gekoppelt sein. Das Lösch-Gate 14 kann sich also beispielsweise auf der Isolierschicht 22 über einem Teil des Ladungsspeichergebietes 11 außerhalb der Zeichenebene von 10 Fig. 8 befinden.
Fig. 9 zeigt eine weitere Abwandlung, bei der das Drain-Gebiet 6 in einem Grenzgebiet 3 gebildet ist (wie in Fig. 8), nicht aber das Source-Gebiet 5. In diesem Fall dient beim Programmieren nur die Verbindung (auf Vd) mit dem Drain- Gebiet 6 dazu, die heißen Elektronen, die nicht in die Isolierschicht 21 hinein injiziert worden sind, zu entfernen und die Halbleiteroberfläche unterhalb des Gate-Aufbaus vorzuspannen. Das Source-Gebiet 5 ist über einem Teil des Injektors 2 vorhanden und ist durch ein Kurzschlußgebiet 52 des gleichen Leitungstyps, das beispielsweise gleichzeitig mit einer n-leitenden Wanne gebildet worden ist, mit dem Injektor 2 verbunden. In diesem Fall kann ein sehr kompakter Zellenaufbau erhalten werden, aber beim Programmieren wird mehr Strom fließen. Somit wird beim Programmieren wegen der Vorspannung von Drain 6 bezüglich des Injektors 2 und der Source 5 ein Strom horizontal durch den Transistor fließen, der mit dem vertikalen Durchgriffstrom zusammenfällt. In der Speicherzelle nach Fig. 9 kann ein Lösch-Gate 14 kapazitiv mit dem schwebenden Ladungsspeichergebiet 11 gekoppelt sein. Das Lösch-Gate 14 kann sich also auf der Isolierschicht 22 über einem Teil des Ladungsspeichergebietes 11 außerhalb der Zeichenebene von Fig. 9 befinden.
Fig. 10 zeigt eine Abwandlung des Aufbaus von Fig. 9, in der das schwebende Ladungsspeicher-Gate 11 sich über nur einen Teil (grenzend an das Drain-Gebiet 6) der Lange des Transistorkanals zwischen dem Source- und Drain-Gebiet 5 und 6 erstreckt und in dem das isolierte Gate 14 sich (grenzend an das Source-Gebiet 5) über den restlichen Teil der Lange des Transistorkanals erstreckt. Dadurch, daß die Gates 11 und 14 auf diese Weise angeordnet werden, kann der Transistorkanal beim Programmieren unterbrochen werden (unterhalb des Gates 14), um einen horizontalen Stromfluß zwischen den Gebieten 5 und 6, wie er anhand von Fig. 9 beschrieben wurde, zu vermeiden. Dieses Gate 14 kann ebenfalls mit dem schwebenden Gate 11 kapazitiv gekoppelt sein (wie in Fig. 10 dargestellt), um ein Lösch-Gate der Speicherzelle zu bilden. Mit dem Speicherzellenaufbau nach Fig. 10 werden für den Programmierzustand die folgenden Spannungen zugeführt: Steuer-Gate 12 zwischen 15 und 20 Volt, Injektor 2 (und Source-Gebiet 5) und Lösch-Gate 14 0 Volt, Drain-Gebiet 6 zwischen 4 und 10 Volt (z.B. 5 Volt). Diese Spannungen sind die gleichen Spannungen, die zum Programmieren in den anderen Ausführungsformen zugeführt werden, mit Ausnahme der des Source-Gebietes 5. Die seitliche Streuung des Durchgreifens der Verarmungsschicht zum Injektor 2 in der selektierten Zelle wird durch das höher dotierte Grenzgebiet 3, in dem sich das Drain-Gebiet 6 befindet, begrenzt. Ohne das Gebiet 3 müßte das Drain- Gebiet 6 weiter von dem Injektor 2 entfernt sein und somit wäre mehr Raum für die Zelle erforderlich. Löschen kann in gleicher Weise wie in den anderen Ausführungsformen erfolgen, indem das Lösch-Gate 14 auf 15 bis 25 Volt gebracht wird, während die anderen Anschlüsse auf 0 Volt liegen. Beim Programmieren unterliegen die nichtselektierten Zellen den folgenden Bedingungen: entweder alle Anschlüsse auf 0 Volt, oder nur das Drain 6 auf 4 bis 10 Volt, oder nur das Steuer-Gate 12 auf 15 bis 25 Volt. Keine dieser Bedingungen kann die Zelle programmieren. Beim Auslesen liegt das Source-Gebiet 5 (und der Injektor 2) auf 0 Volt, das Drain-Gebiet 6 zwischen 1 und 2 Volt, und die Gates 12 und 14 auf beispielsweise 5 Volt; die Spannung am Gate 14 induziert einen leitenden Inversionskanal am Ende des Transistorkanalbereiches neben dem Source-Gebiet 5, während der Ladungszustand des schwebenden Gates 11 bestimmt, ob der Transistorkanal unterbrochen oder geschlossen ist und damit, ob der Transistor EIN oder AUS ist.
Es dürfte einleuchten, daß in erfindungsgemäßen Speicherzellen andere Abwandlungen und Varianten möglich sind. In einigen Anordnungen kann daher das Steuer-Gate 12 eine seitliche Verlängerung aufweisen, die über einem Teil des Transistorkanalbereiches liegt, über dem das schwebende Gate 11 nicht liegt. Obschon die Fig. 1 bis 9 Steuer-Gates 12 auf einer zweiten Isolierschicht 22 auf dem schwebenden Gate 11 zeigen, kann das Steuer-Gate (und das Lösch-Gate) auch in anderer Weise ausgeführt sein, beispielsweise kann es in dem Körper 10 als dotiertes Oberflächengebiet gebildet sein, das eine Diode bildet, die über die Isolierschicht 21 auf der Körperoberfläche mit dem schwebenden Gate 11 kapazitiv gekoppelt ist. Unterhalb eines Teils des schwebenden Gates 11 kann ein Lösch-Gate 14 vorhanden sein. Löschen kann auch ohne ein spezielles Gate 14 erfolgen, beispielsweise durch Ladungsträgertransport durch das Gate-Oxid 21 zu dem Source- und dem Drain-Gebiet 5 und 6 oder durch eine dünne Oxidschicht anderswo. Statt der Verwendung eines schwebenden Gates als Ladungsspeichergebiet 11, können zum Bilden des Ladungsspeichergebietes 11 Ladungsfallen an der Grenzschicht zweier Isolierschichten 22 und 21 (beispielsweise Siliziumnitrid auf Siliziumdioxid) verwendet werden, obwohl dies zum Ansammeln injizierter heißer Elektronen weniger wirksam ist. Anstelle von n-leitenden Source- und Drain-Gebieten des Transistors können Schottky-Elektroden verwendet werden.
Obschon die Fig. 1 bis 10 Injektion heißer Elektronen zeigen, ist auch eine Injektion heißer Löcher möglich, wobei die vertikale Durchgriffsinjektionseinrichtung mit einem n-leitenden Durchgriffgebiet 1 über einem p-leitenden Injektorgebiet 2 verwendet wird und mit höher dotierten (n&spplus;-) n-leitenden Grenzgebieten 3 und mit p- leitenden Source- und Drain-Gebieten 5 und 6. Der Injektionswirkungsgrad für heiße Löcher ist jedoch um mehrere Größenordnungen geringer als für heiße Elektronen.
Aus der Lektüre der vorliegenden Beschreibung dürften dem Fachmann andere Varianten einleuchten. Solche Varianten können andere Merkmale einschließen, die beim Entwurf, der Herstellung und der Nutzung von Halbleiterspeichern, Speicheranordnungsstrukturen, Halbleiterschaltungen und deren Prozeßtechnologie bereits bekannt sind, und die anstelle der oder zusätzlich zu den obenstehend bereits beschriebenen Merkmalen verwendet werden können.
Es ist weiter oben festgestellt worden, daß die Zeichnung Ausführungsbeispiele der Erfindung wiedergibt, und zur Vermeidung jeglichen Mißverständnisses wird hiermit weiterhin festgestellt, daß in den nachfolgenden Ansprüchen dort, wo auf in einem Anspruch genannte technische Merkmale Bezugszeichen folgen, die sich auf Merkmale in der Zeichnung beziehen und die in Klammern gesetzt sind, diese Bezugszeichen nach Regel 29(7) EPÜ ausschließlich zur Erleichterung des Verständnisses des Anspruchs durch Bezug auf ein Beispiel eingefügt worden sind.

Claims

1. Elektrisch programmierbarer Halbleiterspeicher mit einer Vielzahl in und auf einem Halbleiterkörper (10) gebildeten Speicherzellen, wobei jede Zelle einen Feldeffekttransistor (5, 6, 11, 12) mit einem Ladungsspeichergebiet (11) hat, dessen Ladungszustand einen Speicherzustand der Zelle definiert, wobei die Zelle einen ersten auf einer Oberfläche des Körpers über einem ersten Gebiet (1) des Körpers eines ersten Leitungstyps vorhandenen Isolierteil (21) aufweist, wobei das Ladungsspeichergebiet (11) sich auf einer Oberfläche des ersten Isolierschichtteils (21) erstreckt und wobei die Zelle Programmiermittel mit einem Injektorgebiet (2) vom entgegengesetzten zweiten Leitungstyp hat, das mit dem ersten Gebiet (1) einen pn-Übergang bildet, und ein mit dem Ladungsspeichergebiet (11) kapazitiv gekoppeltes Steuer-Gate (12), worin das Injektorgebiet (2) innerhalb des Körpers so gelegen ist, daß es sich unterhalb des ersten Gebietes (1) unter dem Ladungsspeichergebiet befindet, und daß das Steuer-Gate (12), das Injektorgebiet (2) und wenigstens ein Drain (6) des Transistors der Zelle mit Verbindungsmitteln (B, A, D) zum Zuführen von Programmierspannungen zu der Zelle versehen sind, um das Steuer-Gate (12) und die Oberfläche des ersten Gebietes (1) relativ zum Injektorgebiet (2) vorzuspannen, damit ein gewünschter Ladungszustand des Ladungsspeichergebietes (11) durch Injektion heißer Ladungsträger durch den ersten Isolierschichtteil (21) hindurch vertikal von dem Injektorgebiet (2) aus eingestellt wird, wobei das erste Gebiet (1) eine ausreichend niedrige Dotierungskonzentration vom ersten Leitungstyp über dem Injektorgebiet (2) aufweist, um beim Anlegen der Programmierspannungen ein Durchgreifen über eine Verarmungsschicht vertikal entlang der Dicke des ersten Gebietes zu dem Injektorgebiet zu ermöglichen, und wobei beim Programmieren der Zelle nicht in den ersten Isolierschichtteil injizierte heiße Ladungsträger (19) über die Verbindungsmittel (D) zum Drain (6) des Transistors abgeführt werden, welcher Speicher dadurch gekennzeichnet ist, daß wenigstens ein Grenzgebiet (3) an wenigstens einer Seite des ersten Gebietes (1) der Zelle vorhanden ist und das Grenzgebiet (3) eine höhere Dotierungskonzentration vom ersten Leitungstyp hat als das erste Gebiet (1) und die seitliche Ausbreitung der Verarmungsschicht an dieser Seite während des Durchgreifens vertikal entlang der Dicke des ersten Gebietes (1) begrenzt.

2. Speicher nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß das Grenzgebiet (3) über einem Randteil (42) des Injektorgebietes vorhanden ist, um eine parasitäre Verbindung des Injektorgebietes (2) mit der Oberfläche zu vermeiden.

3. Speicher nach Anspruch 1 oder 2, weiterhin dadurch gekennzeichnet, daß die Zelle in dem Körper einen Inselteil aufweist, der das erste Gebiet (1) enthält und der an der Oberfläche des Körpers von einer eingesetzten Feldisolierschichtstruktur (29) begrenzt wird, und daß das Grenzgebiet (3) an wenigstens einer Seite des Inselteils an die eingesetzte Feldstruktur grenzt.

4. Speicher nach Anspruch 3, weiterhin dadurch gekennzeichnet, daß das Injektorgebiet sich unterhalb des ersten Gebietes zwischen zwei einander gegenüberliegenden Seiten (30) des lnselteils erstreckt, und daß das Grenzgebiet (3) an zwei einander gegenüberliegende Seiten grenzt.

5. Speicher nach Anspruch 3 oder 4, weiterhin dadurch gekennzeichnet, daß das Mittel zur Verbindung mit dem Injektorgebiet eine vergrabene Schicht (82) vom zweiten Leitungstyp umfaßt, die sich unterhalb eines Zwischenteils (33) der Feldstruktur erstreckt, und daß das Grenzgebiet (3) an eine Seite dieses Zwischenteils grenzt.

6. Speicher nach einem der vorhergehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß der Transistor jeder Zelle eine Source und ein Drain umfaßt, die sich in einem Gebiet (4) des Körpers befinden, das durch das Grenzgebiet (3) seitlich von dem ersten Gebiet (1) getrennt ist.

7. Speicher nach Anspruch 6, weiterhin dadurch gekennzeichnet, daß die Zelle in dem Körper einen Inselteil aufweist, über den sich das Grenzgebiet (3) erstreckt, um den Inselteil seitlich in ein erstes und ein diesem gegenüberliegendes zweites Ende aufzuteilen, wobei sich das erste Gebiet (1) und das darunterliegende Injektorgebiet (2) am ersten Ende unterhalb des einen Teils des Ladungsspeichergebietes (11) befinden, während ein anderer Teil des Ladungsspeichergebietes (11) sich über wenigstens einen Kanalbereich zwischen der Source (5) und dem Drain (6) an dem 30 zweiten Ende des Transistors erstreckt.

8. Speicher nach einem der Ansprüche 1 bis 6, weiterhin dadurch gekennzeichnet, daß der Transistor der Zelle ein Source- und ein Drain-Gebiet (5 und 6) vom zweiten Leitungstyp aufweist, die jeweils in einem Grenzgebiet (3) höherer Dotierungskonzentration vom ersten Leitungstyp gebildet sind, wobei die Grenzgebiete (3) sich unterhalb des jeweiligen Source- und Drain-Gebietes (5, 6) erstrecken und in einem Kanalbereich des Transistors unterhalb des Ladungsspeichergebietes (11) voneinander getrennt sind.

9. Speicher nach einem der Ansprüche 1 bis 3, weiterhin dadurch gekennzeichnet, daß der Transistor der Zelle ein Drain-Gebiet (6) eines zweiten Leitungstyps in einem Grenzgebiet (3) der hohen Dotierungskonzentration vom ersten Leitungstyp aufweist und der Transistor ebenfalls ein Source-Gebiet (5) vom zweiten Leitungstyp aufweist, das mit dem Injektorgebiet (2) verbunden ist.

10. Speicher nach Anspruch 9, weiterhin dadurch gekennzeichnet, daß das Ladungsspeichergebiet (11) sich über nur einen Teil der Lange des Transistorkanals zwischen dem Source- und dem Drain-Gebiet erstreckt und daß ein isoliertes Gate (14) sich über den restlichen Teil der Länge des Transistorkanals erstreckt.

11. Speicher nach Anspruch 10, weiterhin dadurch gekennzeichnet, daß das isolierte Gate (14) ebenfalls mit dem Ladungsspeichergebiet (11) kapazitiv gekoppelt ist, um ein Lösch-Gate der Speicherzelle zu verschaffen.

12. Speicher nach einem der vorstehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß der Speicher eine Vielzahl der genannten Zellen enthält, wobei jede Zelle einen Inselteil des Körpers umfaßt, und daß die Inselteile zweier benachbarter Zellen an einem Verbindungsgebiet (8) vom zweiten Leitungstyp, das eine gemeinsame Verbindung mit den Injektorgebieten (2) der zwei benachbarten Zellen bildet, aneinander grenzen.

13. Speicher nach Anspruch 12, weiterhin dadurch gekennzeichnet, daß das Verbindungsgebiet (8) vom zweiten Leitungstyp sich ergänzend zu den genannten zwei benachbarten Inselteilen in vier andere angrenzende Inselteile erstreckt, um eine Sourceund Drain-Verbindung (5, 6) des Transistors in jedem der genannten vier Inselteile zu bilden.

14. Speicher nach einem der vorstehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß das Steuer-Gate (12) sich auf einem zweiten Isolierschichtteil (22) über dem Ladungsspeichergebiet befindet und daß das Ladungsspeichergebiet ein schwebendes Gate (11) zwischen dem ersten und dem zweiten Isolierschichtteil (21 und 22) ist.

15. Speicher nach Anspruch 14, weiterhin dadurch gekennzeichnet, daß die Speicherzelle ein Lösch-Gate (14) aufweist, das sich auf der zweiten Isolierschicht (22) über dem Ladungsspeichergebiet (11) befindet, um durch Anlegen einer Löschspannung an das Lösch-Gate (14) elektrisches Löschen des Speicherzustandes dieser Zelle zu ermöglichen.

16. Speicher nach einem der Ansprüche 1 bis 14, weiterhin gekennzeichnet durch jede Speicherzelle, die ein mit dem Ladungsspeichergebiet (11) durch eine kapazitive Kopplung, die schwächer ist als die kapazitive Kopplung des Steuer-Gates (12) mit dem Ladungsspeichergebiet (11), gekoppeltes Lösch-Gate (14) aufweist sowie Verbindungsmittel (C) zum Anlegen einer Löschspannung an das Lösch-Gate (14), um elektrisches Löschen des programmierten Ladungszustandes dieser Zelle zu ermöglichen, indem das Steuer-Gate auf einer niedrigeren Spannung vorgespannt wird und indem die Oberfläche des ersten Gebietes (1) und das Injektorgebiet (2) auf Programmierspannungen vorgespannt werden und dadurch eine Injektion heißer Ladungsträger aus dem Injektorgebiet (2) in das Ladungsspeichergebiet (11) ermöglicht wird, um Überlöschen des Speicherzustandes zu kompensieren.

17. Speicher nach einem der vorstehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß das Injektorgebiet eine implantierte n-leitende Wanne (2) in einem p-leitenden Abschnitt des Körpers umfaßt und daß in einem Teil des p-leitenden Abschnitts eine flachere p-leitende Wanne (1) gebildet ist und einen Teil des Bereichs der n-leitenden Wanne überlappt, um das erste Gebiet (1) über dem Injektorgebiet zu bilden.