JPH02294077A - プログラマブル半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、複数のメモリセルからなり、この各メモリセ
ルが電荷蓄積領域《例えばフローティングゲート》を有
し、この領域の荷電状態が前記メモリセルのメモリ状態
を規定する電気的プログラマブル半導体メモリに関する
ものである。これらのメモリは、例えばＢＢＰＲＯＭ　
（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒ
ｏｇｒａｍｍａｂｌｅ　ｒｅａｄ−ｏｎｌｙ　ｍｅｍｏ
ｒｉｅｓ）又は様々のより簡素なＢＰＲＯＭ　　（ｅｌ
ｅｃｔｒｉｃａｌｌｙ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒ
ｅａｄ−ｏｎｌｙ　ｍｅｍｏｒｉｅｓ）の形が可能であ
る。

〔発明の背景〕

オランダ特許出願第７２０８０２６号《対応日本特許出
願番号第４８−６５９５７号》には各セルが電界効果ト
ランジスタを有し、電荷蓄積領域の荷電状態が該当メモ
リセルのメモリ状態を規定する複数のメモリセルからな
る電気的プログラマブル半導体メモリについて記載して
いる。この既知の半導体装置は、各セルが第一導電型の
半導体基体の第一導電型領域上の前記基体の主表面に第
一絶縁層部分を有する半導体基体を備え、前記電荷蓄積
領域は前記第一絶縁層部分の表面に延在する。前記第一
領域とｐｎ接合を形成する前記反対導電型の第二導電型
注入領域からなる各セルはプログラム手役を有し、制御
ゲートは前記電荷蓄積領域と容量的に結合されている。

ＢＦＲＯＭの様々な形態は、電荷キャリア（及び特にホ
ットエレクトロン）を前記第一絶縁層部分に注入して前
記電荷蓄積領域を荷電状態とする様々な注入メカニズム
を用いるものが知られている。

最も一般的に用いられているＢＦＲＯＭ設計では、ホッ
トエレクトロンをフローティングゲートを有するＭＯＳ
　　（絶縁ゲート電界効果型》　トランジスタのソース
又はドレイン領域に電子なだれ降伏（アバランシエ・ブ
レークダウンａｖａｌａｎｃｈｅ　ｂｒｅａｋｄｏｗｎ
）を引き起こさせるか、又は前記トランジスタに充分に
高い電界を印加することにより前記ホットエレクトロン
がチャンネル内に生成するかにより生成する。しかしな
がら、これらの場合には、電子が殆ど前記基体の表面と
平行な方向に加速され、従って前記電荷蓄積領域へより
効果的な注入を達成するためには、前記表面に向け直す
必要がある。更に又、前記ソース及びドレインのどちら
か一方の不純物特性（ドーピングプロフィール）を妥当
な電圧レベルで充分なホットエレクトロンを生成するよ
うに調整するが、これは集積回路装置の他の部分に望ま
しい製造工程と比較して前記メモリセルのために異なる
ＭＯＳ　｝ランジスタ技術を用いる結果となる。プログ
ラミングのために、ホットエレクトロンが前記メモリト
ランジスタのチャンネル部分に用いられる場合、前記ソ
ース及びドレインの幾何学的形状及びドーピング特性の
どちらか一方を、異なる方法でこの目的のために最大限
に利用することができ、読み出し及び書き込み電圧を前
記メモリトランジスタの異なる端子に印加する。これら
の通常の望ましいチャンネル長よりも短いチャンネル長
を、低い電圧でプログラムするために必要とする。代わ
りに、前記メモリセルは第一のトランジスタは読み出し
中に用いられ、第二のトランジスタは書き込み中に用い
られてもよい２個のトランジスタからなる。この２個の
トランジスタ配列は、前記メモリセルに大きなスペース
を占めるであろう。

注入器（　ｉｎｊｅｃｔｏｒ）の他の型として、ホット
エレクトロンがダイオードを順方向にバイアスすること
により生成されるものが知られている。このダイオード
を、例えば前記オランダ特許出願第７２０８０２６号に
記載のように、前記メモリトランジスタの下方に挿入し
てもよい。この形態は前記回路の他のトランジスタと前
記メモリトランジスタとが同様のトランジスタ製造工程
を用いることができることを含め、いくつかの利点があ
る。しかしながら、前記回路にマイナスダイオード電圧
を生成する必要があり、前記ダイオードは又電子を全て
の方向（前記基板内への方向も含む）に注入するので、
大きな基板電流を分散できる。

〔発明の要約〕

本発明によれば、複数個のメモリセルと、各セルのメモ
リ状態を荷電状態が規定する電荷蓄積領域を備える電界
効果型トランジスタを有する各メモリセルとからなり、
前記メモリは第一導電型基体の第一導電領域上の前記基
体の表面に第一絶縁層部分が存在する各セルを有する半
導体基体と、前記第一絶縁層部分の表面に延在する前記
電荷蓄積領域と、前記第一導電領域とｐｎ接合を形成す
る反対導電型の第二導電型注入領域からなる各セルに対
するプログラム手段と、前記電荷蓄積領域に対し容量結
合する制御ゲートとを備える電気的プログラム可能半導
体メモリにおいて、前記注入領域は前記電荷蓄積領域の
下方の前記第一導電領域下方となるように前記基体内に
位置し、前記制御ゲート、前記注入領域及び各セルの前
記トランジスタの少なくともドレインは、前記制御ゲー
トをバイアスするセル及び前記注入領域領域に関する前
記第一領域の表面にブロラム電圧を印加するための結合
手段を備えて、前記注入領域から垂直方向に前記第一絶
縁層部分を通り抜けるホット電荷キャリヤの注入により
前記セルの所望の電荷状態とし、前記第一領域は前記プ
ログラム電圧の印加に際して前記注入領域に前記第一領
域の厚さ方向を横切る垂直方向の空乏層（デイプリーシ
ョン層）を介しパンチスルーさせる前記注入領域上の前
記第一導電型の充分に低いドーピング濃度を有し、更に
特定のセルのプログラム中にこの特定のセルのトランジ
スタのドレインに前記結合手段を介して前記第一絶縁層
部分に注入されないホット電荷キャリヤを除去すること
を特徴とする。

この様にして、前記電荷蓄積領域の所望の荷電状態が、
前記電荷蓄積領域へ前記注入領域から垂直方向にホット
キャリア注入により得られる。同一の製造技術を他の回
路部分と同様に前記メモリセルに用いることができ、又
反対極性のバイアス電圧供給を前記注入領域に全く必要
としない。効果的なプログラム機構はより高速のプログ
ラムを可能にするか、又は低い値の電流のプログラムを
可能にするのに利用される。更に又、この効果的なプロ
グラム機構の結果として、より少ない電荷を前記絶縁層
にトラップすることを可能にし、より多くの消去及び書
込のどちらか一方のサイクルを前記絶縁層の重大な劣化
が生ずる以前に行なうことができる。

情開昭６３−１７２４７１号は、絶縁層上の７ローティ
ングゲート電荷蓄積領域下方から埋め込み領域への空乏
層のパンチスルーを用いる半導体メモリを開示している
ことに注目されたい。このメモリにおいて１以上のセル
の所望の「１」記憶状態は分離された荷電状態《即ち、
フローティングポテンシャルｆｌｏａｔｉｎｇ　ｐｏｔ
ｅｎｔｉａｌ）として、前記選択されたセルの上方に横
たわる制御ゲートに低いプログラム電圧を印加すること
により前記半導体基体の表面に先ず書き込まれ、この後
前記メモリ状態は全ての前記セルの制御ゲートに高い電
圧を印加することにより不揮発性とする。空乏層のパン
チスルー及び前記電荷蓄積領域へのホットキャリアの注
入は、前記半導体表面にあらかじめ仮の書き込みがされ
た「１」の前記分離電荷状態におけるセルにのみ生ずる
。本発明の後知恵では、特開昭６３−１７２４７１号に
記載の配列の採用は前記電荷蓄積領域へのホットキャリ
アの効果的な注入をもたらさないであろうことが理解で
きる。即ち、この様に非注入キャリアはプログラム中に
除去されるのではなく前記表面に蓄積され、そして前記
分離表面電位（前記表面の前記仮の書き込み揮発性電荷
状態により決まる）は、前記プログラム中に大きく減少
し、この両方の要素は前記注入の時期早尚な停止を生じ
ることは明らかである。特開昭６３−１７２４７１　号
のパンチスルーメモリ配列は、プログラム中に前記第一
領域の表面をバイアスするため及び非注入電荷キャリア
を除去するため本発明による前記トランジスタ結合手段
を欠いている。

本発明は、電荷蓄積領域下方の空乏層の保持された垂直
方向のパンチスルーにより、ホットキャリアを前記注入
領域より前記バイアス表面に垂直方向《及び前記電荷蓄
積領域を有する前記絶縁層部分に効果的に注入される最
適の方向を殆ど既に有する》に生成し、一方非注入キャ
リアを前記結合手役を介してバイアス表面から少なくと
も本発明による前記トランジスタのドレインに除去する
。

この様にして、局所的で効果的な注入をプログラム工程
中に保持することができる。本発明による特別な配列を
採用することにより、前記垂直方向のパンチスルーを前
記電荷蓄積領域の一部の下方に所望の注入を閉じ込める
ことができ、前記注入領域及びドレイン結合にもかかわ
らず、コンパク｝　（ｃｏｍｐａｃｔ）な装置構造を達
成する事ができる。

本発明の一つの特徴によれば、前記注入領域への縦方向
のパンチスルーの間空乏層の横方向の広がりが、境界領
域により限定されるような電気的プログラマブル半導体
メモリを提供する。前記メモリセルの他の構成部分と関
連する横方向の空乏層の影響を減少させることにより、
コンパクトなセル構造における前記注入器の組み込みを
容易にすることが出来る。このような境界領域は埋め込
み絶縁層パターンを構成することが出来る。しかしなが
ら好ましくは本発明による半導体メモリ装置において、
少なくとも１個の境界領域は各セルの低い不純物濃度の
第一領域の少なくとも一方の側に存在する前記第一導電
型のより高い不純物濃度を有する半導体区域からなり、
前記低い不純物濃度の前記第一領域の厚さを縦方向に横
切るパンチスルーの間に前記側面の前記空乏層の横方向
の広がりを限定することを特徴とする。例えばコンパク
トなセル構造における前記注入領域のトランジスタのソ
ース及びドレインのどちらか一方の領域の空乏層により
、パンチスルー結合を避けるために少なくとも一つの高
い不純物濃度の境界領域を前記注入領域と前記ソース及
びドレイン領域のどちらか一方との間に本発明により設
けることを特徴とする。このような境界領域は前記注入
領域上の前記パンチスルー第一領域から前記トランジス
タ領域を分離し、または例えば前記トランジスタのソー
ス及びドレイン領域のどちらか一方を前記チャンネル領
域で分離することの出来るような１以上の境界領域を形
成することが出来る。本発明による境界領域は又前記表
面との前記注入領域の寄生結合を防止するのに役立ち、
例えば前記注入領域の周辺部分において、埋め込みフィ
ールド絶縁層パターンと隣接又は前記メモリセルの島状
部分を横切る。

本発明による他の特徴によれば、１個のセルの注入領域
は隣接するメモリセル（例えば６個の）異なる領域の共
通結合を形成する第二導電型の結合領域を有する電気的
プログラマブル半導体メモリを備える。コンパクトなメ
モリ配列構造は例えば各セルに於いて共有する二個のコ
ンタクト窓にのみ各セル毎に少ない数の結合のみで得ら
れる。

このように各メモリセルは、前記基体の島状部分を構成
し、また前記装置において、前記２個の隣接するセルの
前記注入領域に対して共通な結合を形成する前記第二導
電型の結合領域で互いに隣接する２個の隣接するセルの
島状部分であることを特徴とする。この結合領域は、前
記４個の島状部分の各々のトランジスタのソース又はド
レイン結合を形成するように４個の他の隣接する島状部
分に（前記２個の隣接する島状部分に加えて）延在して
もよい。

本発明による更に他の特徴によれば、各メモリセルは前
記電荷蓄積領域（例えば前記電荷蓄積領域上の第二絶縁
層上に存在することにより）に結合する消去ゲートから
なり、消去電圧を前記消去ゲートに印加することにより
、該当セルのメモリ状態の電気的消去を可能にする。こ
のような装置構造は、前記電荷蓄積領域（例えば前記第
二絶縁層を介して）に結合する前記消去ゲート及び制御
ゲートの両方を有するホットキャリア注入を用いるフィ
ードバックルーブを形成するようにして過剰消去を避け
てバイアスをかけることが出来る。

このように電荷蓄積領域の過剰消去に接近するにつれて
前記電荷蓄積領域の下方の注入領域より前記垂直パンチ
スルー領域を通り抜け、ホットキャリア注入の開始によ
り補償される。

このように本発明の更に他の特徴によれば複数のメモリ
セルの各々は電荷蓄積領域の荷電状態が前記セルのメモ
リ状態を規定する電荷蓄積領域を有し、各セルのプログ
ラム手段は前記電荷蓄積領域下方の第一領域とのｐｎ接
合を形成する注入領域からなり、制御ゲートは前記電荷
蓄積領域と容量的に結合する電気的プログラマブル半導
体メモリにおいて、前記制御ゲート、及び前記注入領域
の第一領域の厚さ方向を横切る空乏層を介してバンチス
ルーにより前記電荷蓄積領域の所望の荷電状態を設定す
る前記注入領域に関する前記第一領域の表面とにプログ
ラム用電圧をバイアスするために印加する手段を特徴と
し、これにより前記電荷蓄積領域への前記注入領域から
のホットキャリア注入により所望のプログラムされた荷
電状態を設定し、このメモリは更に、各メモリセルが前
記電蓄横手段に前記制御ゲートの容量結合よりも小さな
容量結合により前記電荷蓄積領域に結合される消去ゲー
トと更に低い電圧で前記制御ゲートをバイアスする場合
及びプログラム電圧で前記第一領域及び前記注入領域の
表面をバイアスする場合に、このセルのプログラムされ
た荷電状態の電気的消去を可能にする前記消去ゲートへ
の消去電圧を印加する手段と、さらにこれにより前記メ
モリ状態の過剰消去に対して補償する前記注入領域から
前記荷電蓄積領域へのホットキャリア注入を可能にする
ことを特徴とする。

〔実施例〕

本発明によるこれらの及び他の特徴を概略図を参照し、
いくつかの特定の実施例により説明する。

図面において、第１図は本発明による半導体メモリのメ
モリセルの一部の概略的断面図であり、第２図は本発明
による特定のメモリセル構造の断面図（第１図の断面図
に垂直の方向）であり、第３図ないし第５図は２個の隣
接するメモリセルの第２図における構造の様々な領域を
示す平面図であり、第６図は第２図ないし第５図のメモ
リセルに類似の構造を有するいくつかのメモリセルのあ
る領域を示す平面図であり、第７図は本発明による他の
特定のメモリセル構造の断面図で第２図に示す構造の変
形例を説明するものであり、第８図、第９図及び第１０
図は本発明によるメモリセルにあける更に変形されたも
のを説明する断面図（第２図及び第７図の断面図に垂直
の方向）である。

上記図面は概略的なものであり、実測に従って描かれた
ものではないことに注意されたい。上記図面の一部は、
図面の明確及び簡便のためにその大きさを誇張又は減縮
して描いている。ある実施例において用いられた同一の
参照番号は他の実施例における対応又は類似の部分に関
し原則として同じ参照番号を用いる。空乏層は第１図に
おいて斜線化なしに示されているが、断面図で示されて
いない更に他の特徴は、第３図ないし第６図において視
覚化を容易にするために斜線で描かれている。

第１図は、本発明による電気的プログラマブル半導体メ
モリの一つのメモリセルの一部を概略的ニ示ス。このメ
モリセルは、このようなセルの複数個からなり、これら
のセルは設計では互いに同一かあるいは対象である。各
セルは、このセルのメモリ状態を規定する荷電状態の電
荷蓄積領域１１（好ましくはフローティングゲートの形
態、例えばドープト・ポリシリコン）を備える電界効果
型トランジスタ５、６、１１、ｌ２を有する。このメモ
リは半導体基体１０　（例えばシリコン）からなり、各
セルのために第一絶縁層部分２１（例えば二酸化シリコ
ン）が前記基体１０のｐ導電型第一領域１上の前記基体
１０の表面に存在する。前記フローテイングゲー｝１１
は、前記第一絶縁層部分２１の表面上に延在する。各セ
ルは前記電荷蓄領域１１の下方の前記第一領域１の一部
に少なくとも各々トランジスタのソース領域５及びドレ
イン領域６を有する。

各セルは前記基体ＩＯに存在し前記第一領域１とｐｎ接
合を形成するｎ型注入領域２を構成するプログラム手段
を有する。制御ゲート１２（例えばドープト・ポリシリ
コン）が前記フローティングゲート１１と容量的に結合
する。この容量結合は、好ましくは第二絶縁層部分２２
上の前記制御ゲート１２を設ｉｌｌることにより達成さ
れ、前記フローティングゲーｌ・１１は前記絶縁層２１
と２２との間に存在する。

本発明によれば、前記注入領域は前記フローティングゲ
ー｝１１の下方の前記第一領域１の下方となる前記基体
１０　（例えば、埋め込み層の様に）の中に位置する。

このｐ型第一領域１はプログラム電圧ｖｂ及びＶｄの印
加により前記注入領域２へ前記第一領域１の厚さＴ方向
を垂直方向に横切る空乏層１′を介してパンチスルーを
誘発するための前記注入領域２の少なくとも上に、充分
に低いアクセブターのドーピング濃度Ｎａを有する。前
記制御ゲート１２に対し各々結合端子Ｂ　（Ｓ＋Ｄ）及
び八があり、第一領域１　（ソース及びドレイン領域５
及び６を介して）の表面、及び前記注入領域２に関して
前記制御ゲート１２をバイアスするためのプログラム電
圧Ｖｂ　（例えば約１５Ｖ）及び第一領域１の表面をバ
イアスするためのプログラム電圧Ｖｄ（例えば約５Ｖ）
を印加するための前記注入領域２がある。これにより前
記フローティングゲートｌ１の所望の荷電状態が、前記
ｎ型注入領域２から前記フローティングゲー｝１１への
縦方向のホットエレクトロン注入により設定される（そ
こでいわｒ１）るプログラミングセルと呼ばれれる）。

前記ｎ型注入領域２はプログラム中、ゼロ電圧にバイア
スされる。前記周囲のｐ型基体部分が０ボルトに印加さ
れてもよい。

前記注入領域２と前記第一領域１との間のｐＴ’１接合
のゼロ・バイアス電位バリア（ｖＯ）は、前記電圧Ｖｄ
及びＶｂにより前記第一領域１内に形成される前記空乏
層のバンチスルーにより引き下げられる。前記注入領域
２の周囲の狭いゼロ・バイアス空乏層（幅Ｘｏ）に対し
該当空乏層はパンチスルーし、前記ｐｎ接合を順方向に
バイアスして電子がｎ型注入領域２からパンチスルー領
域ｌへと流ｔＬる。これらの電子は、前記空乏層１′内
の加速により加熱され、この電界により矢印１８により
示すように前記絶縁層２ｌに向けられる。これらのホッ
トエレクトロンの重要な割合は、前記制御ゲート１２か
ら結合される正電圧Ｖｂの吸引力のもとて前記絶縁層２
１への流入及び前記フローティングゲート１１へのドリ
フトに充分なエネルギーを有する。プログラム中、前記
ゼツエン絶縁層２１に非注入電子は、矢印１９で図示さ
れるように、前記メモリセルのソース５及びドレイン６
領域及びのトランジスタにより引き出される。これらの
ソース５及びドレイン６領域は、好ましくは第１図の記
載面の外に位置するので、第８図ないし第１０図を参照
して説明するように、これらが境界領域３内に位置する
以外、第１図において一点鎖線の外郭線で示されている
。前記プログラム中、これらのｎ型ソース５及びドレイ
ン６領域は正電位（例えば５ｖ）に保持され、関係する
空乏層５′及び６′もまた一点鎖線の外郭線で示される
。前記ゲート構造の下方の前記ｐ型基体表面の前記空乏
層内に連続チャンネル反転層が形成されるので、前記領
域１の表面は前記ソース５及びドレイン６領域に印加さ
れるＶｄ電圧により電位Ｖｃ＝　Ｖｄ＋　２ΦＦであり
、ここでΦＦは前記領域１のフェルミレベルと中間バン
ドギャップレベルとの間の電位差を表す。この注入配列
はいくつかの利点がある。前記注入器２Ｌよ余分のバイ
アス電圧を必要としない。前記注入器２は前記セルがプ
ログラムされる場合にのみ注入する。また前記注入器２
は、注入に直接的であり、例えば下方の基板に注入され
ることはないので、基板電流は非常に小さい。

前記注入器２が設置される場合、前記制御ゲート１２及
び前記トランジスタのソース５及びドレイン６を高い電
位（例えば１５Ｖと５Ｖの各々）に上昇して前記バンチ
スルー領域上の前記電圧分布を維持するようにして、こ
れにより前記フローティングゲート１１に電子を注入す
ることにする場合にのみパンチスルーが生じ得ることが
理解されるであろう。前記ｎタイプ注入器２を設置する
代わりに、正電位（例えば５Ｖ）に上昇する場合、又は
前記ソース５及びドレイン領域６が５Ｖの代わりにＯｖ
である場合又は前記制御ゲートがＯＶである場合には、
全てバンチスルーは阻止される。この様にメモリマトリ
ックスの選択行が一つ選択されるプログラムセルの場合
、非選択隣接行の注入器２はこれらの異なる電圧を印加
することにより阻止される。これは後に第６図を参照し
て説明されるように簡単な結合設計を可能にする。

パンチスルーに必要とされる参照電圧ｖｐはドーピング
レベルＮａ及び前記注入領域２と前記基体表面との間の
前記領域１の厚さＴに非常に大きく依存する。このパン
チスルー電圧ｖｐは式：Ｖｐ　＋　Ｖｏ　＝　Ａ．Ｎａ
．（Ｔ　−　Ｘｏ）’であり、ここでＡは定数である。

計算は４Ｖのバンチスルー電圧Ｖｐでは前記距離′ｒは
５　ｘ　ｌ　Ｑ　ｌ　６　ｃ　ｍ−３のドーピングレベ
ルＮａでは、約０．５μｍ及び２ｘ　１０”ｃｍ−’の
ドーピングレベルでは略０．８μのである。

前記プログラム電圧をＶｐ以上に増加することにより領
域１と２との間の前記ｐｎ接合の電位バリアは前記注入
領域２から前記パンチスルー領域ｌへの電流の流れの結
果として減少する。

このバンチスルー電子電流Ｉは式： １　＝　Ｉｏ，ｅｘｐ　（（−Ｂ，Ｘｏ／Ｔ）（Ｖｃ　
−　Ｖｐ））であり、ここでＢは定数、ｖｃは前記バン
チスルー領域に渡る電圧である。

電子加熱のための高い電界は前記バンチスルー空乏層１
′内に生成される。高い注入効率を得るために前記空乏
層内の加速電界は前記半導体基体ｌＯと前記第一絶縁層
２ｌとの間のバリア（即ちシリコンと二酸化シリコンと
の間のバリアの約３、２Ｖ）よりも高くなければならな
い。よって、従来の５Ｖ供給電源からソース５及びドレ
イン６領域をバイアスすることにより達成することが出
来る。前記制御ゲート１２はプログラミング中才ン状態
にトランジスタを維持するために充分なより高い電圧ｖ
ｂを必要とす゛る。このｖｂの大きさは前記容量的結合
の大きさに依存し、また例え前記トランジスタチャンネ
ル領域と前記パンチスルー領域１との間のより高い不純
物濃度の境界領域３（以下参照）内においてでさえも、
前記基体表面における前記反転層（前記空乏層内におけ
る）を維持するのに充分でなければならない。ｖｂは代
表的には１５ないし２０Ｖの間であろう。前記制御ゲー
｝１２は小さな電流のみを引きつけるのでこの高い電圧
ｖｂは５Ｖ電圧供給源より電荷ボンブ（ｃｈａｒｇｅ　
ｐｕｍｐ）で簡便な方式により発生させることが出来る
。

好ましくは前記装置の製造を容易にするために前記と同
じドーピングレベルＮａが前記セル（少なくとも同じ深
さＴにまで》の前記トランジスタ領域４内と同様の前記
パンチスルー第一領域１内に存在する。この様に例えば
前記注入領域２は前記基体１０のｐ型部分（基板）内の
イオン注入ｎ型ウェルを構成してもよく、又前記ｐ型部
分の横方向に隣接する部分に形成されるより浅いイオン
注入ｐ型ウェルは前記注入領域２の」二の前記パンチス
ルー第一領域１を形成するために前記ｎ型ウエルの領域
の一部に才一バーラップしてオーバードープされてもよ
い。このようなセル構造は第２図に図示されている。前
記ドーピングレベルＮａは従って前記メモリセルの多く
のパラメータに影響する。

即ち、（１）前記フローティングゲート電圧は前記シリ
コンを越え、二酸化シリコンバリアまで電子の注入を可
能にし、この電圧は約２Ｘ１０”ないし５　ｘ　１０”
ｃｍ−’のドーピングレベルにとって最小の値である。

（２）前記ソース及びドレイン電圧のどちらか一方が（
前記同一のバリアを越えるためニ）増大するドーピング
レベルＮａと共に減少し、１　ｘ　１０”ｃ＋ｎ−’よ
りも大きなドーピングレベルにとっては５Ｖよりも小さ
い。（３）　　ドーピングレベルＮａの増加のために前
記注入確率が増大する。（４）非プログラムセルのしき
い値電圧はドーピングレベルＮａの増大とともに増大す
る、しかしこれは又Ｄチャンネルトランジスタのための
しきい値電圧が回路の他の部分の同様の処理にともない
形成されるｎ型チャンネルトランジスタのためのしきい
値電圧に関係する。（５）ドーピングレベルＮａの増大
とともに前記パンチスルー電圧Ｖｐは増加する。

前記注入器２が占める深さＴの変化によりこれも又変化
する。

これら様々のパラメータを考慮することにより、ドーピ
ングレベルＮａの高い値は高いプログラム速度にとって
好ましいが、しかし低いプログラム電圧を用いることが
望ましい場合には、約５Ｘ１０”ｃｍ””を越えてはな
らない。更に又回路の他の部分におけるｎ型チャンネル
ＭＯＳ　｝ランジスタのための充分なしきい値電圧を得
るためにはドーピングレベルＮａを制限することが望ま
しい。前記トランジスタ領域４の対応する部分のための
約５Ｘ１０ｌ６ｃｍ−’のアクセブタドーピング濃度に
より充分なバンチスルー電圧Ｖｐ及び（例えば約４Ｖ）
良好な注入確率を得ることが出来る。

第２図ないし第５図のセル構造にふいて前記第−領域１
の厚さに渡り同一のドーピング濃度Ｎａが前記領域１と
前記トランジスタ領域４との間の長さに渡り存在しなけ
ればならないのであれば、顕著な距離により前記トラン
ジスタのソース及びドレイン５及び６から前記注入領域
２を横方向に分離して、前記注入領域２と前記ソース５
及びドレイン６との間のバンチスルー結合を生じるのを
前記空乏層１′、５′、６′の横方向の広がりを避ける
ことが必要である。そこで約５　Ｘ　１０”ｃｍ−’の
ドーピング濃度Ｎａ及び約０．５μｍの深さを有し、こ
の分離距離は少なくとも２．５μｍでなければならない
。これは前記メモリセルの大きさを増大する。しかしな
がら本発明によれば前記パンチスルー空乏層の横方向の
広がりは前記パンチスルー領域１として同一の導電型の
１以上の境界領域３を含むことにより限定されるが、し
かしより高いドーピング濃度となる。第２図は境界領域
３のようなものにより前記パンチスルー領域１から横方
向に広がるトランジスタ領域４を図示する。前記トラン
ジスタのソース５及びドレイン６は前記領域４（第３図
ないし第５図参照）に存在するが、しがし第２図の平面
図には図示されていない。前記バンチスルー領域１及び
トランジスタ領域４内のより深い空乏層と比較すると非
常に浅い空乏層（表面反転層を伴う）のみが前記領域１
及び領域４の間のより高い濃度の境界領域３の表面に延
在する。この分離境界領域３によって前記トランジスタ
領域のソース５及びドレイン６は、例えば約１．２５μ
ｍの横方向の分離で及び約０．７μｍよりも例え小さな
横方向の分離であっても前記注入領域２により一層近づ
くので、更に小さなコンパクトセル構造を得ることが出
来る。

境界領域３は又前記基体表面への前記注入領域２の寄生
結合を避けることが出来る。それゆえに本発明者らは前
記領域２を形成するためのｎ型ウェルのイオン注入は前
記より高い不純物濃度の境界領域がこの領域（即ち第２
図に示されるようなこの領域が設けられるように）設け
られないのであれば前記領域１及び領域４　（即ち第３
図及び第４図に図示されるような注入端４２から）前記
表面に延在するｎ型スバー（ｓｐｕｔ）となる。更に又
第３図に図示されるように各セルは前記第一領域１を含
み又フィールド酸化パターン２９の一部を形成する埋め
込み絶縁層により少なくとも２個の長さ方向の側面を横
方向に規定する活性島状部分を構成する。前記島状部分
のフィールド酸化パターン２９の異なる部分は異なる工
程で形成されてもよい。

そこで例又ば前記パターン２９の多くは製造工程の早い
段階の工程でシリコンの局部酸化（ＬＯＣＯＳ）により
埋め込み形成されてもよ《、又後の工程において（例え
ば浅いｎ型結合パターン８を形成した後）前記フィール
ド酸化パターン２９の他の部分が隣接するソース領域５
及びドレイン領域６及び注入結合領域８のような部分２
９ａを被着する際に形成してもよい。第３図は断面図で
はないけれども前記フィールドパターン２９が前記島状
構造の視覚化を容易にするために斜線で描かれている。

互いに隣接する２個の隣接セルの島状部分が見られるよ
うにこの特別な実施例においては共通ｎ型結合領域８に
見られる。前記島状部分は２個の長手方向の側面３０と
端面３１を有する。そしてこの構造は前記平面３２に対
して略対象である。各セルの前記ｎ型注入領域２は前記
共通結合領域８から前記ノ＜ンチスルー領域１の下方に
延在する。前記間状部分に於ける前記注入領域２の延長
は第３図に示される。前記領域２は長手力向の側面３０
及び前記注入端４２までの間に延在することか理解でき
る。前記来た表面に対する前記注入領域２の寄生ｎ型結
合は前記埋め込みフィールドパターン２９のこれらの側
面に生じてもよく、又これを避けるためにこの前記ｐ型
境界領域３がこれら２個の対向する側面３０の前記埋め
込みフィールドパターン２９と隣接するように設けられ
る。

この様に本実施例の場合、各セルは前記側面３０に沿い
、前記注入領域体４２で延在するＵ形状境界領域３　（
この形は第４図に於いて斜線により示される）を構成し
てもよく、この結果前記より低い不純物濃度のパンチス
ルー領域１の周囲に横方向に延在する。この方法におい
てウェルを規定する縦方向のバンチスルー領域１は前記
注入領域２と前記フローティングゲート電荷蓄積領域１
１との間に規定される。更に又前記境界領域３は各セル
（４２において）の島状部分を横切って延在し対向する
第一及び第二の端部に横方向に島状部分を分離する。前
記パンチスルー領域１及び下方に横たわる注入領域２は
前記第一端部（結合領域８に隣接する）で前記フローテ
イングゲート電荷蓄積領域ｌ１の一部分の下方に存在す
る。前記トランジスタのソース領域５及びドレイン領域
６は第二端部（側面３１に隣接する）に存在し、前記フ
自−テイングゲート電荷蓄積領域１１の他の部分は少な
くとも前記領域５と６との間のチャンネル領域状に延在
する。これはウエルを規定する縦方向のノ＜ンチスルー
を有する特にコンパクトなセルの島状構造を形成する。

これらソース領域５及びドレ、イン領域６を結合して形
成するためのコンパクトな設計は第６図を参照した後に
説明する。

第２図及び第５図において図示されるように、前記制御
ゲート１２及び（ＢＢＰＲＯＭの場合には消去ゲート１
４は前記フローテイングゲー｝１３、」−の前記第二の
絶縁層２２上に設けられる。前記消去ゲートト１は前記
制御ゲート１２と言うよりも前記フローテノングゲート
ｌ１とより小さなオーバーラップ領域を有し、その結果
前記フローテイングゲ−１・１１に対する容量結合は前
記フローテイングゲート１１に対する制御ゲート１２の
容量結合よりも小さい。消去が前記フローティングゲー
ト１１から前記誘電体２２を通り前記消去ゲート１４に
渡るトンネリングの電荷により生ずる。制御ゲート及び
消去ゲートの両方は例えば互いに平行に延在し、前記セ
ルの島状の長手方向の側面を横切るようにして延在する
不純物多結晶シリコンのトラック（ｔｒａｃｋｓ）によ
り形成されてもよい。メモリマトリックスの一つの列に
おける前記セルの各々は、共通制御ゲートトラック１２
及び共通消去ゲートトラック１４を有する。

更に絶縁層（図示されていない）は前記ゲートトラック
ｌ２及びｌ４を被覆する。前記利８は前記絶縁層構造内
の窓２８で接続することが出来、又前記セルの島状部分
の長手方向の側面に平行に延在する金属トラックｌ８に
より行内で共に接続されてもよい。

代表的な実施例において前記埋め込みフィールドパター
ンは例えば約２　ｘ　１０”Ｇｉ−”のボロンドービン
グを有するｐ型シリコン基体内にローコス（ＬＯＣＯＳ
）技術を用いて成長された７００　ｎｍの厚さであって
もよい。この基体部分は例えばより高いｐ型不純物濃度
の基板上に３ないし５μｍの厚さのエビタキシャル層で
もよい。ｐ型及びｎ型の導電ウエルは双補型マスクを用
いるので前記基体表面全体は、ｐ型又はｎ型導電型にイ
オン注入されて形成される。高いエネルギーのボロン及
びリンのイオン注入を用い、前記埋め込みフィールドパ
ターン２９内に浸透することが出来る。前記ｐ型ウエル
の場合には、２１０ｋｅＶのボロンイ才ンの約１．２Ｘ
１０１　２　ｃ　ｍ−２及び３５０ｋｅＶのボロンイオ
ンの約１．５　８ＩＯ”ｃｍ−’を前記ｐ型ウエル（領
域１及びトランジスタ領域４）のバルクを形成するのに
用い、７０ｋｅＶのボロンイオンの１．　５　Ｘ　１０
ｌ２ｃｌ”のしきい値調整イオン注入も一緒に形成され
る。前記ｎ型ウエルの場合には（前記注入器２を含む）
、即ちＩ　ＭｅＶのリンイオンの約２　Ｘ　１０ｌ３ｃ
ｍ−”を用いて５０ｋｅＶのボロンイ才ンの約６　８　
１０”ｃｍ−’のしきい値調整イオン注入と共に形成さ
れる。前記メモリセル領域内の前記領域１、２及び４を
形成するのと同様にして、これらのｎ型及びｐ型ウェル
のイオン注入は、例えばＣＭＯＳ回路をイオン注入する
だめの前記回路装置の他の部分にも設けられてもよい。

前記境界領域３を設けるために例えば１５０ｋｅＶ　　
イオンの約５　Ｘ　１０”ｃｍ−２で余剰の局部的なポ
ロンイ才ン注入が行われるので前記注入領域２の周辺か
ら前記表面に向かうｎ型結合突起を阻止するように前記
バンチスルー領域１及び前記ｎ型ウエルイオン注入のリ
ンドーズの約半分よりも約３倍以上も高い濃度となるで
あろう。１．２５ミクロンプロセス技術を用いる場合に
は、例えば前記側面３２に沿った前記領域３の幅は前記
バンチスルー領域１の約１．２５μｍの幅を残すように
して約１．２５μｍとなる。前記領域１は例えば０．５
μｍの深さとなるであろう。

約２５ｎｍのゲート酸化層２１を前記セルの活性領域上
に成長してもよい。前記トランジスタの浅いソース及び
ドレイン領域を前記領域８のための表面ドーピングのよ
うに浅く高濃度のコンタクト領域と共に前記アクティブ
領域内に低いエネルギーイオン注入により形成すること
も出来る。

４■のバンチスルー電圧ｖｐを有する第２図ないし第５
図の電気的消去メモリセルは次のようにして動作するこ
とが出来る。《１》書き込みの場合（プログラムする場
合）前記基板１０（端子Ｅ）及び注入器２　（端子Ａ）
はＯＶであり、前記ソース５及びドレイン６（端子Ｓ及
びＤ）及び消去ゲート１４（端子Ｃ）は、例えば５ｖで
あり更に１５Ｖと２０Ｖの間のプログラムバルスｖｂを
前記制御ゲート１’２　（端子Ｂ）に印加する。（２）
消去の場合前記基板１０及び注入器２はＯＶであり、前
記制御ゲートｌ２及びソース５及びドレイン６はＯＶで
もよいが、好まし《は例えば５ｖであり、更に前記消去
ゲート１４は１５Ｖと２０Ｖの間にまで上昇させる。（
３）読み取りの場合にはソースがＯＶでドレインがＩＶ
と２Ｖの間であるトランジスタが用いられ、前記制御ゲ
ート１２及び前記消去ゲート１４は、例えば５■である
のに対して前記注入器２はＯＶに保持される。前記メモ
リに対する異なる電圧の印加は前記メモリの回路集積度
に効果をもたらす。前記下方の７ローティングゲー｝１
１に対する前記消去ゲ−｝１４及び制御ゲート１２の各
々の結合は消去及びプログラムする場合の各々の場合に
ついて前記フローティングゲー｝１１の異なる荷電状態
を規定する。前記電圧νｄ及び前記制御ゲート１２の結
合はプログラムの後前記メモリのしきい値電圧を設定す
る。前記制御ゲー｝１２上に電圧Ｖｂ　（１５ないし２
０Ｖの）を伴う前記セルのプログラムは前記フローティ
ングゲート１１の正電位がホットエレクトロン注入ｌ８
により前記トランジスタのチャンネル反転層が遮断され
る電圧にまで減少した場合には停止する。このことは前
記しきい値電圧に非常によくレベルが依存することであ
る。前記フローティングゲート１１のプログラム状態の
消去は、前記誘電体層トンネリング通過する電子により
このゲート１４が高い正電位に上昇する場合に前記消去
ゲート１４に対して効果的である。前記誘電体層２２の
厚さ及び前記多結晶シリコンゲート１４の表面の粗さの
程度を選択することが出来るので、同じ電圧レベル（１
５ないし２０Ｖ）をプログラムする場合に制御ゲ−　｝
　１２に印加されるのと同じように消去のための前記消
去ゲート１４上に用いられる。消去の電圧レベルは前記
注入２を含む効果的なフィードバック機構により制御す
ることが出来る。前記ソース５及びドレイン６を５Ｖに
及び前記注入器２をＯＶにバイアスすることにより、一
方前記制御ゲート１２を低い電圧に（例えば５Ｖに）保
持し、前記消去ゲート１４を前記高い電圧（１５ないし
２０Ｖ）に上昇させることにより消去は前記フローティ
ングゲート電圧（電子のトンネリングにより）上昇する
であろう。この場合に前記フローティングゲート１ｌの
電位が過剰の消去により過剰の正電位となり始めるなら
ば、前記トランジスタはオン状態となり前記他の領域上
の電圧レベルはホットエレクトロン注入１８が前記パン
チスルー１１内で注入器２より開始し次いで消去は停止
するであろう。更にこの装置の場合には過剰消去に対し
補償するための有利なフィードバックメカニズムがあり
、その結果前記消去のための良好に規定されたゲー｝１
１の終了状態がある。消去セルとプログラムセルとの間
のしきい値電圧の差（プログラム窓）をプログラム中に
前記制御ゲート１２に印加される高い電圧（１５ないし
２０Ｖ）と消去中制御ゲート１２に印加される低い電圧
（例えば５Ｖ）との差により決める。

約５ｖのみのしきい値電圧の差が望ましいならば前記低
い電圧は高い電圧が約１８Ｖである場合には約１３Ｖで
もよい。

実験の結果はこの制限された垂直方向のパンチスルー構
造を有する非常に効果的なホットエレクトロンの注入及
びトランジスタのしきい値電圧シフトを示す。この様に
して約１（１−１４の非常に高い注入確率を得ることが
出来る。約０．８Ａ．　ｃｍ−’の非常に高い酸化電流
が測定されてこれは前記酸化を破壊することなく非常に
高いプログラミングスピードを示唆する。

本発明によれば例えばＯＶ又は５Ｖが注入領域２及びト
ランジスタのソース及びドレイン５及び６に印加される
電圧レベルを有するメモリセルの設計及び動作が可能で
ある。更に又本発明によるメモリマトリックスの隣接す
る行及び列におけるセルをプログラムし、読み込みし及
び消去する場合に様々な領域のために適切な電圧レベル
は、第６図に図示するように前記セルをコンパクトな設
計配置に構成することが出来る。このレイアウトは前記
トランジスタのソース５及びドレイン６領域に対するＳ
及びＤの結合のための分離したコンタクトの必要性を避
ける。この様に本発明によれば各ｎ型結合領域８は２個
の隣接するセルの注入領域２のための共通結合を形成し
（例えば第２図ないし第５図に図示するように１個の島
状領域内に）又４個の他の隣接するセル領域内に延在し
てこれらの４個のセルの各々の中に、このセルのトラン
ジスタのソース領域５又はドレイン領域６を形成する（
当該セルの前記ソース５又はドレイン６に対する結合を
少なくとも形成する）。前記レイアウトの視覚化を容易
にするために、第６図にお−いて一つのこのような領域
８及び一つのセ．ルの島状部分は各々斜線で描かれてい
る。領域８（窓２８を介して）の行を接続する平行な金
属トラックｌ８は前記メモリセルマトリックスのビット
ラインを形成してもよい。ワードラインは前記トラック
Ｉ８に垂直に延在する前記制御ゲートトラックｌ２（第
６図には図示しない）により形成されてもよい。

１行内のセルの前記状態は２個の近傍のビットライン上
の電圧を制御することにより読み出すことが出来、又こ
れら２個の近傍のビットラインは当該セルをプログラム
し、又消去するのに用いられる。

本願明細書の記載から明らかなように、半導体メモリ及
び半導体装置技術分野の当該技術者にとって、本願発明
の範囲内において多くの変形例及び応用例が可能である
ことは明らかである。第７図は第２ｒＩ！Ｊの構造の簡
単な変形例を示すもので、この変形例において前記注入
領域２は前記埋め込みフィールドパターン２９の中間部
分３３の下方に延在する同一の導電型（ｎ型）の埋め込
み層８２からなる。この部分３３は端部３１からの反対
端部に於いて島状部分に延在する。この状態において早
すぎるバンチスルー又は前記ゲート１１の下方の前記反
転層に前記注入領域２の他の結合が、この埋め込み部分
３３の側面において生じ得る危険性がある。

従って本発明によれば前記パンチスルー領域１としての
同一の導電型の一つのあるいは前記境界領域３でより高
い不純物濃度を有することのない境界領域が前記埋め込
み層８２上の埋め込み部分３３のこの側面に隣接する。

第２図ないし第７図の実施例において前記トランジスタ
のソース５及びドレイン６の領域は、前記注入器２を含
む領域から横方向に分離された島状の領域４内にあり、
前記島状部分の幅を横切る方向に延在する前記境界領域
３を用いて第８図は変形構造を示すもので、この構造に
あいて各セルは、より高い不純物濃度（ｐ＋）の境界領
域３内に各々が形成されるトランジスタのソース５及び
ドレイン６からなる。これらの領域３は前記各ソース及
びドレイン領域の下方に延在し前記フローティングゲー
ト１１の下方のトランジスタのチャンネル領域内で互い
に分離されている。この構成において前記注入器２は前
記ソース５及びドレイン６の領域の近傍あるいは下方に
挿入されてもよい。

その結果、よりコンパクトなメモリセルを得ることが出
来る。これらの領域３、５及び６はマスクとして前記絶
縁ゲー｝１１を用いて不純物イオン注入により形成する
ことが出来る。消去ゲートｌ４は前記フローティング電
荷蓄積領域ｌ１に容量的に結合されてもよい。この様に
例えば前記消去ゲートｌ４は、第８図の平面の外側で前
記電荷蓄積領域１ｌの一部の上の前記絶縁層上に存在し
てもよい。

第９図は更に他の変形例を図示するもので、この変形例
において前記ドレイン領域６は境界領域３の中に形成さ
れ（第８図と同様に）るが、しかし前記ソース領域５は
境界領域３内には形成されない。この場合に前記ドレイ
ン領域６に対する結合（Ｖｄにおいてのみ゛）がプログ
ラム中に前記絶縁層２１中に注入されないこれらのホッ
トエレクトロンを除去するのに役立ち、前記ゲート構造
の下方の前記半導体表面をバイアスするのに役立つ。前
記ソース領域５は、前記注入器２の一部の上に存在し前
記と同一の導電型、例尤ばｎ型ウエルと共に同時に形成
される短絡回路領域５２により前記注入器２に接続され
る。この場合非常にコンパクトなセル構造を得ることが
出来る。しかしより多くの電流がプログラム中に流れる
であろう。それゆえプログラム中前記注入器２及びソー
ス５に関してのドレイン６のバイアスにより垂直方向の
パンチスルー電流と一致するトランジスタを通り抜けて
電流が水平に流れるであろう。第９図のメモリセルにあ
いて消去ゲート１４は前記フローテイング電荷蓄積領域
１１に容量的に結合されてもよい。従って、前記消去ゲ
ー｝１４は第９図の図面の外側で前記電荷蓄積領域１１
の一部の上の電気絶縁層２２上に存在してもよい。

第１０図は第９図の構造の変形例を図示するもので、こ
の変形例において前記フローテイング電荷蓄積ゲート１
１は、前記ソース５と前記ドレイン６の領域の間の前記
トランジスタのチャンネルの長さの方向の一部（前記ド
レイン領域６に隣接する》にのみ延在し、又この構造に
おいて絶縁ゲート１４は前記トランジスタチャンネルの
長さ方向の残余の部分の上に（前記ソース領域５に隣接
して）延在する。このソースに前記ゲート１１及び１４
を設けることにより、第９図を参照して説明したソース
領域５とドレイン領域６との間の水平方向の電流の流れ
を避けるようにプログラム中にトランジスタのチャンネ
ルを（前記ゲート１４の下方）阻止することが出来る。

このゲート１４は前記メモリセルの消去ゲートを形成す
るために前記フローティングゲート１１に（第ｌＯ図に
図示するように）容量的に結合してもよい。そこで、第
ｌＯ図のメモリセル構造でフローイング電圧をプログラ
ム状態のために印加する。即ち、コントロールゲートｌ
２を１５ないし２０Ｖの間に、注入（及びソース領域５
）及び消去ゲート１４をＯＶに、ドレイン領域６を４な
いしｌＯＶの間に（例えば５Ｖ）にする。これらの電圧
はソース領域５以外は他の実施例に於けるプログラムの
ために印加されたものと同じ電圧である。前記選択され
たセルにおいて前記注入器２にパンチスルーする空乏層
の横方向の広がりは、前記ドレイン領域６が設けられた
前記より高濃度の境界領域３により限定される。前記領
域３なしではドレイン６は注入器２よりさらに離間され
る必要があるであろうし、又より大きな空間が（スペー
ス）をこのセルのために必要とするであろう。消去は消
去ゲー｝１４を１５Ｖと２５Ｖの間に、一方他の端子は
ＯＶにすることにより他の実施例と同様にして行うこと
が出来る。プログラム中非選択セルは次のような状態に
置かれる。即ち、全ての端子をＯＶにするか又はドレイ
ン６のみを４ＶないしＩＯＶに、又は前記制御ゲート１
２を１５から２５Ｖにする。これらの条件ではこのセル
は全くプログラムすることが出来ない。読み取り中、前
記ソース領域５（及び注入器２）はＯＶに、前記ドレイ
ン領域６は１■と２ｖの間に、又ゲート１２及び１４は
例えば５Ｖにする。前記ゲート１４上の電圧は前記ソー
ス領域５に隣接する前記トランジスタチャンネル領域の
端部に於ける導電反転チャンネルを誘導し、一方前記フ
ローティングゲート１１の荷電状態はトランジスタチャ
ンネルを阻止するか又は完成するかを決定し、そしてト
ランジスタがオン又はオフするのを決定する。

本発明によればメモリセルの他の変形例や応用例が可能
であることは明らかであろう。そこで、いくつかの装置
においては制御ゲート１２はトランジスタのチャンネル
領域の一部の上に横たわるが、前記フローティングゲー
ト１１上には横たわらない横方向の延長部を有してもよ
い。第１図ないし第９図は前記フローティングゲート１
１上の第二絶縁層２２の上に制御ゲート１２を示すけれ
ども、制御ゲート（及び消去ゲート）は、例えばこれら
が前記基体表面における絶縁層２１を介して前記フロー
ティングゲート１１に容最的に結合するダイオードを形
成する不純物ドープされた表面領域として前記基体ｌＯ
内にあるような他の方法により構成することも出来る。

消去ゲー｝１４は前記フローティングゲー｝１１の一部
の下方に存在してもよい。消去は別の方法として特別な
ゲート１４を用いずに、例えばソース領域５及びドレイ
ン領域６、前記ゲート酸化２ｌを介して又は他の場所の
薄い酸化層を介して電荷キャリアを転送することにより
行うことも出来るであろう。前記電荷蓄積領域１ｌとし
てフローティングゲートを用いる代わりに２個の絶縁層
２２及び２１（例えば二酸化シリコン上の窒化シリコン
）の界面にあける電荷トラックを前記電荷蓄積領域１ｌ
を形成するために用いてもよく、しかしながらこれは注
入されたホットエレクトロンを集積する効果はより少な
い。トランジスタのソース及びドレイン領域がｎ型領域
である場合ショットキー電極を用いてもよい。

第１図ないし第ｌＯ図はホットエレクトロン注入につい
て説明したけれども、ホットホール注入も又可能である
ｐ型注入領域２の上のｎ型バンチスルー領域１を用いて
、又より高濃度のドープされた（ｎ＋）のｎ型境界領域
を用いて及びｐ型ソース５及びドレイン６で縦方向のパ
ンチスルー注入法を用いても可能である。しかしながら
、ホットホールによる注入効率によるホットエレクトロ
ンによるそれに比べ数倍も小さいものである。

当業者にとり、本願明細書より他の応用が容易であるこ
とは明らかである。この様な応用は、既に述べた特徴に
代えて、あるいは加えて用いることの出来る設計、半導
体メモリの製造及び使用、メモリ装置の構造、半導体回
路及びこれらの製造技術において既に既知の他の特徴を
含むものでもよい。本願明細書では、本願発明の特徴を
特定の実施例に関連して本願特許請求の範囲を記載した
けれども、本願明細書により開示した本発明の範囲は、
本願明細書中に明示的あるいは暗示的に本発明の特徴を
一般化して開示する本願発明の特徴をどのように新規に
組合せ、あるいは新規な特徴を含むものでもよいことは
明らかであろう。本願特許請求の範囲に記載するのと同
一であるか否かを問わず本願発明と同一の技術的課題を
解決する本願発明に関連の新規であるか否かを問わず本
発明に含まれるものである。本出願人はこの明細書に開
示した発明の特許請求の範囲及び明細書の記載を審査中
に補正する可能性のあることを述べておく。

【図面の簡単な説明】

図面において、第１図は本発明による半導体メモリのメ
モリセルの一部の概略的断面図であり、第２図は本発明
による特定のメモリセル構造の断面図（第１図の断面図
に垂直の方向）であり、第３図ないし第５図は２個の隣
接するメモリセルの第２図における構造の様々な領域を
示す平面図であり、第６図は第２図ないし第５図のメモ
リセルに類似の構造を有するいくつかのメモリセルのあ
る領域を示す平面図であり、第７図は本発明による他の
特定のメモリセル構造の断面図で第２図に示す構造の変
形例を説明するものであり、第８図、第９図及び第１０
図は本発明によるメモリセルにおける更に変形されたも
のを説明する断面図（第２図及び第７図の断面図に垂直
の方向）である。 ・・・注入領域、１′・・・バンチスルー領域、・・・
制御ゲート、３・・・境界領域、・・・トランジスタ領
域、 ・・・ソース領域、６・・・ドレイン領域、、６、１１
、１２・・・電界効果型トランジスタ、′５′、６′・
・・空乏層、 ・・・注入結合領域、 １０・・・半導体基体、１１・・・電荷蓄積領域、ｌ２
・・・制御ゲート、 １４・・・消去ゲート、 ｌ８・・・金属トラック、 ２１・・・第一絶縁層、２２・・・第二絶縁層、２８・
・・窓、 ２９・・・フィールド酸化パターン、 ２９ａ・・・部分， ：３０・・・側面、 ３ｌ・・・端面、 ３２・・・平面、 ３３・・・埋め込み部分、 ４２・・・注入端、 ５２・・・短絡回路領域、 ８２・・・埋め込み層。 出願人　エヌ・べ−・フィリップス・ フルーイランペンファブリケン 代理人　弁理士　沢　田　雅　男 １ｔ人領域，　　　　　　　１゛　　・バン子スルー領
域．制υｙゲート．　　　　　　　　３・・　境界領域
，トランジスタ領域，　　　　　５・ソース領域．１゛
レイン領域，　５゜，６゛・・空乏層，注入結合順域．
　　１０　　半導体基体，電荷蓄積領域，１２・・制Ｏ
ＩＩＹ−ト，４゛１人ゲート， 第−絶事Ｊ１層，２２・第二二絶縁層，：Ｉ．　　　　
２０・　フィール１゛酸化パターン，側面，３１・端而 平面．４２　　注入瑞。 ｌ・・・注入領域． ２・制蓼ゲ一ト．　　　３・境界領域．４　・・トラン
ジスタ領域，　　　　５・・ソース領域．６　ドレイン
領域，　　　８・注入結合領域，ＩＩ　　ｉｌｉ＋荷蓄
積領域，１２＠擲ゲート１４・・・消去ゲート，　　　
　　　２８　・窓，２０　・フィール！酸化バ賀一ン，
　　　２９ａ・・部分，３０・・・側面，　　　　　　
３１　　端面．３２・・平面，４２・・注入峡。 ｌ・・注入領域， ２・・制冴ゲート．　　　計・・境界領域，４　・・ト
ランジスダ領域，　　　　５・・ソース領域．６・・ｒ
レ（シ領域， ５’，　６’　・空乏層，　　８・・注入結合領域，１
１・・Ｔ４荷碁」貞領１ｉ，　　　１２・・・制御ゲー
ト，１４　　消去ゲート．２１・・・第一絶＆！層，２
２・・第二絶４ＸＦＪ，　　　２８・・窓．２９　　プ
イールｉ′酸化パターン，　３１・・・瑞面，３２　゛
Ｖ面，３３・・埋め込み部分．５２・短絡回路領域，８
２　　埋め込み層。

Claims (1)

1. 【特許請求の範囲】 ２、特許請求の範囲 １、複数個のメモリセルと、各セルのメモリ状態を荷電
   状態が規定する電荷蓄積領域を備える電界効果型トラン
   ジスタを有する各メモリセルとからなり、前記メモリは
   第一導電型基体の第一導電領域上の前記基体の表面に第
   一絶縁層部分が存在する各セルを有する半導体基体と、
   前記第一絶縁層部分の表面に延在する前記電荷蓄積領域
   と、前記第一導電領域とｐｎ接合を形成する反対導電型
   の第二導電型注入領域からなる各セルに対するプログラ
   ム手段と、前記電荷蓄積領域に対し容量結合する制御ゲ
   ートとを備える電気的プログラム可能半導体メモリにお
   いて、 前記注入領域は前記電荷蓄積領域の下方の前記第一導電
   領域下方となるように前記基体内に位置し、前記制御ゲ
   ート、前記注入領域及び各セルの前記トランジスタの少
   なくともドレインは、前記制御ゲートをバイアスするセ
   ル及び前記注入領域領域に関する前記第一領域の表面に
   プロラム電圧を印加するための結合手段を備えて、前記
   注入領域から垂直方向に前記第一絶縁層部分を通り抜け
   るホット電荷キャリヤの注入により前記セルの電荷蓄積
   領域を所望の電荷状態とし、前記第一領域は前記プログ
   ラム電圧の印加に際して前記注入領域に前記第一領域の
   厚さ方向を横切る垂直方向の空乏層を介しパンチスルー
   させる前記注入領域上の前記第一導電型の充分に低いド
   ーピング濃度を有し、更に特定のセルのプログラム中に
   この特定のセルのトランジスタのドレインに前記結合手
   段を介して前記第一絶縁層部分に注入されないホット電
   荷キャリヤを除去することを特徴とするプログラム可能
   半導体メモリ。 ２、特許請求の範囲第１項に記載のメモリにおいて、 前記第一導電型のより高い不純物濃度を有する少なくと
   も１個の境界領域が各セルの第一領域の少なくとも一方
   の側に存在して前記第一領域の厚さを縦方向に横切るパ
   ンチスルーの間に前記側面の前記空乏層の横方向の広が
   りを限定することを特徴とすることを特徴とするメモリ
   。 ３、特許請求の範囲第２項に記載のメモリにおいて、 境界領域は前記注入領域の周辺部分の上方に位置して前
   記表面との前記注入領域の寄生結合を防止することを特
   徴とするメモリ。 ４、特許請求の範囲第２項又は第３項に記載のメモリに
   おいて、 各セルは前記第一領域を含み前記基体の前記表面に埋め
   込みフィールド絶縁層パターンで境界された前記基体内
   の島状部分で構成されることを特徴とするメモリ。 ５、特許請求の範囲第４項に記載のメモリにおいて、 前記注入領域は前記島状部分の二個の対向端部の間で前
   記第一領域の下方に延在し、ぜんんき境界領域は前記二
   個の対向端部に隣接することを特徴とするメモリ。 ６、特許請求の範囲第４項又は第５項に記載のメモリに
   おいて、 前記注入領域に対する結合手段は前記フィールド絶縁層
   パターンの中間部分の下方に延在する前記第二導電型の
   埋め込み層からなり、前記境界領域は前記中間部分の側
   面と隣接することを特徴とするメモリ。 ７、特許請求の範囲第２項ないし第６項の何れか１項に
   記載のメモリにおいて、 各セルのトランジスタは前記第一領域から前記境界領域
   により横方向に分離される前記基体の領域内に存在する
   ソース及びドレインからなることを特徴とするメモリ。 ８、特許請求の範囲第７項に記載のメモリにおいて、 各セルは前記基体内の島状部分からなり、この島状部分
   を横切り前記境界領域が前記島状部分を横方向に対向す
   る第一及び第二の端部に分離する様に延在し、前記第一
   領域及び下方に横たわる注入領域は前記電荷蓄積領域の
   一部の下方の第一端部に存在し、トランジスタのソース
   とドレインとの間の少なくともチャンネル領域上に延在
   する前記電荷蓄積領域の他の一部は第二端部に存在する
   ことを特徴とするメモリ。 ９、特許請求の範囲第２項ないし第７項の何れか１項に
   記載のメモリにおいて、 各セルのトランジスタは第一導電型のより高ドープ濃度
   の境界領域内に各々形成される第二導電型のソース及び
   ドレインからなり、境界領域は各々ソース及びドレイン
   領域の下方に延在することを特徴とするメモリ。 １０、特許請求の範囲第２項ないし第４項の何れか１項
   に記載のメモリにおいて、 各セルのトランジスタは第一導電型の高ドープ濃度の境
   界領域内の第二導電型のドレイン領域からなり、前記ト
   ランジスタも前記注入領域に結合された第二導電型のソ
   ース領域からなることを特徴とするメモリ。 １１、特許請求の範囲第１０項に記載のメモリにおいて
   、 前記電荷蓄積領域は前記ソース領域とドレイン領域との
   間の前記トランジスタチャンネルの長さ方向の一部のみ
   の上に延在し、絶縁ゲートは前記トランジスタチャンネ
   ルの長さ方向の残余の部分の上に延在することを特徴と
   するメモリ。 １２、特許請求の範囲第１１項に記載のメモリにおいて
   、 前記メモリセルの消去ゲートを設けるために前記電荷蓄
   積領域に前記絶縁ゲートも容量結合することを特徴とす
   るメモリ。 １３、特許請求の範囲第１項ないし第１２項の何れか１
   項に記載のメモリにおいて、 各セルは前記基体の島状部分からなり、前記２個の隣接
   するセルの前記注入領域の共通結合を形成する第二導電
   型の結合領域で二個の隣会うセルの島状部分は互いに隣
   接することを特徴とするメモリ。 １４、特許請求の範囲第１３項に記載のメモリにおいて
   、 四側の前記島状部分の各々に前記トランジスタのソース
   及びドレインの結合領域を形成するために四個の他の隣
   接する島状部分（二個の隣接する前記島状部分に加えて
   ）内に、前記第二導電型の前記結合領域が延在すること
   を特徴とするメモリ。 １５、特許請求の範囲第１項ないし第１４項の何れか１
   項に記載のメモリにおいて、 前記制御ゲートが前記電荷蓄積領域上の第二絶縁層部分
   に存在し、前記電荷蓄積領域が前記第一と前記第二の絶
   縁層部分の間であることを特徴とするメモリ。 １６、特許請求の範囲第１５項に記載のメモリにおいて
   、 各メモリセルは消去ゲートからなり、前記消去ゲートに
   消去電圧を印加することにより当該セルの前記メモリ状
   態の電気的消去をするための前記電荷蓄積領域上の前記
   第二絶縁層に前記消去ゲートが存在することを特徴とす
   るメモリ。 １７、特許請求の範囲第１項ないし第１５項の何れか１
   項に記載のメモリにおいて、 前記電荷蓄積手段に前記制御ゲートの容量的結合より小
   さな容量的結合により前記電荷蓄積領域に結合する消去
   ゲートからなる各メモリセルと、より低い電圧に前記制
   御ゲートをバイアスし、プログラム電圧で前記第一領域
   及び注入領域の表面をバイアスする間に当該セルの前記
   プログラム荷電状態を電気的消去する前記消去ゲートに
   消去電圧を印加するための結合手段と、これにより前記
   注入領域より前記電荷蓄積領域にホットキャリア注入し
   て前記メモリ状態の過剰消去を補充することを特徴とす
   るメモリ。 １８、特許請求の範囲第１項ないし第１７項の何れか１
   項に記載のメモリにおいて、 前記注入領域は前記基体のｐ導電型部分にイオン注入の
   ｎ導電型ウェルからなり、より浅いイオン注入のｐ導電
   型ウェルは前記Ｐ型部分の横方向に隣接する部分内に形
   成され、前記ｎ型ウェルの領域の一部にオーバーラップ
   しオーバードープして前記注入領域上の第一領域を形成
   することを特徴とするメモリ。