KR0185978B1 - 전기적으로 프로그램 가능한 반도체 메모리 - Google Patents

전기적으로 프로그램 가능한 반도체 메모리 Download PDF

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KR0185978B1
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얀 헤민크 게르리트
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프람스마 루이스
쿠펜스 로게르
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프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

전기적 소거 가능한 반도체 메모리의 메모리 셀은 전하 축적 영역(11)을 갖는 전계 효과 트랜지스터(5, 611, 12)를 구비한다. 상기 전하 축적 영역(11)으로의 핫 캐리어의 효율적이고 빠른 주입(18)은 제어 게이트(12) 및 펀치 드로우 영역(2)의 표면으로의 프로그래밍 전압(Vb, Vd)의 인가에 의해 매립된 주입 영역(2)으로 공핍층(1')의 수직 방향의 펀치 드로우에 의해 달성된다. 비 주입된 캐리어(19)는 프로그래밍간에 적어도 트랜지스터 드레인(6)을 통해 제거된다. 명확한 펀치 드로우 영역(1)은 펀치 드로우 영역(1)의 적어도 한쪽 측면의 보다 높은 도핑농도의 경계 영역(3)에 의해 얻어질 수 있으며, 이에 의해 공핍층의 횡방향으로의 확장이 한정되고 기생 결합이 방지된다. 이에 따라 주입 영역은 메모리 셀의 다른 영역, 예컨대 소스(5) 및 드레인(6) 영역의 보다 근방에 위치하게 되며, 주입 영역(2)은 매립된 절연 필드 패턴(29)에 인접할 수 있다. 콤팩트한 셀 어레이 레이아웃은 2개의 인접 셀의 주입 영역(2) 및 4개의 다른 인접 셀의 소스(5) 또는 드레인(6) 영역에 대한 공통 결합 영역(8)에 의해 형성될 수 있다. 제어 게이트(12)와 소거 게이트(14)는 전하 축적 영역(11)에 동일하게 결합될 수 있고, 각 셀은 기록 및 소거 동안 상보형 전압 레벨에 의해 동작할 수 있다. 펀치 드로우 영역(1) 및 주입 영역(2)으로부터의 주입의 시작에서 피드백 기구가 소거를 위한 명확한 전하레벨을 제한할 수 있다.

Description

전기적으로 프로그램 가능한 반도체 메모리
제1도는 본 발명에 의한 반도체 메모리의 메모리 셀의 일부의 개략적인 단면도.
제2도는 본 발명에 따른 특정 메모리 셀 구조의 단면도(제1도의 단면도에 수직의 방향).
제3도 내지 제5도는 2개의 인접한 메모리 셀의 제2도의 구조의 여러 영역을 도시하는 평면도.
제6도는 제2도 내지 제5도의 메모리 셀에 유사한 구조를 갖는 다수의 메모리 셀의 어느 영역을 도시하는 평면도.
제7도는 본 발명에 따른 다른 특정 메모리 셀 구조의 단면도이며 제2도에 도시하는 구조의 변형예를 설명하는 도면.
제8도 내지 제10도는 본 발명에 따른 메모리 셀에서 다른 변형된 것을 설명하는 단면도(제2도 및 제7도의 단면도에 수직하는 방향).
* 도면의 주요부분에 대한 부호의 설명
1 : 제1영역 2 : 주입 영역
5 : 소스 영역 6 : 드레인 영역
11 : 전하 축적 영역 12 : 제어 게이트
14 : 소거 게이트 21 : 제1절연층
22 : 제2절연층
본 발명은 복수의 메모리 셀을 구비하고, 각 메모리 셀이 전하 축적 영역(예컨대, 플로팅 게이트)을 가지며, 그 영역의 전하 상태가 상기 메모리 셀의 메모리 상태를 정의하는 전기적으로 프로그램 가능한 반도체 메모리에 관한 것이다. 이들 메모리는 예컨대 EEPROM(전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리) 또는 매우 단순한 EPROM(전기적으로 프로그램 가능한 판독 전용 메모리) 형이 가능하다.
영국 특허출원 제 GB-A-1 425 985(PHN 6347)호에는 각 셀이 전계 효과 트랜지스터를 가지며, 전하 축적 영역의 전하 상태가 메모리 셀의 메모리 상태를 정의하는 복수의 메모리 셀을 구비한 전기적으로 프로그램 가능한 반도체 메모리를 기술하고 있다. 이 주지의 반도체 장치는 각 셀이 제1도전형의 반도체 본체의 제1영역상의 상기 본체의 주면에 제1절연층 부분을 갖는 반도체 본체를 구비하고, 상기 전하 축적 영역은 상기 제1절연층 부분의 표면에 연재(延在)되어 있다. 상기 제1영역과 p-n 접합을 형성하는 상기 도전형과 반대되는 도전형의 제2도전형의 주입 영역으로 이루어진 각 셀은 프로그램 수단을 가지며, 제어 게이트는 상기 전하 축적 영역과 용량적으로 결합되어 있다.
EPROM의 다양한 형태는, 전하 캐리어( 및 특히 핫 전자)를 제1절연층 부분에 주입시켜 상기 전하 축적 영역의 전하 상태를 설정하는 양상의 주입 메모리를 이용하는 것이 알려져 있다. 최근 사용되고 있는 EPROM 설계에서는, 핫 전자를 플로팅 게이트를 갖는 MOS(절연 게이트 전계 효과) 트랜지스터의 드레인 또는 소스에 애벌란쉬 항복(avalanche breakdown)을 유발하거나(subject), 또는 충분히 높은 전계를 상기 트랜지스터에 인가하는 것으로 상기 핫 전자가 채널 내에 생성되도록 생성한다. 그러나, 이들 경우에, 전자는 거의 일반적으로 상기 본체의 표면과 평행한 방향에서 가속되기 때문에 전하 축적 영역으로의 효과적인 주입을 달성하기 위해서는, 상기 표면으로 향하도록 할 필요가 있다. 더욱이, 상기 소스 및/또는 드레인의 도핑 특성(doping profile)은 적당한 전압 레벨에서 충분한 핫 전자를 생성하도록 조정되나, 이에 의하면 직접 회로 소자의 다른 부분에 소망되는 제조 공정과 비교하여 상기 메모리 셀을 위해 다른 MOS 트랜지스터 공정 기술을 사용해야 한다. 프로그래밍 동안에, 핫 전자가 상기 메모리 트랜지스터의 채널 부분에 사용된다면, 이 목적을 위해 상기 소스와 드레인의 기하학적 구조 및 도핑 특성 중 어느 하나를 다른 방법으로 활용할 수 있으며 판독 및 기록 전압을 상기 메모리 트랜지스터의 다른 단자에 인가한다. 낮은 전압에서의 프로그래밍을 위해서는 이들 통상의 소망 채널 길이보다 짧은 채널 길이가 필요하다. 대안적으로, 메모리 셀은 2개의 트랜지스터로 이루어지며, 그 제1트랜지스터는 판독간에 사용되고 그 제2트랜지스터는 기록간에 사용된다. 이 2개의 트랜지스터 배열은 상기 메모리 셀에 큰 공간을 점유할 수 있다.
주입기의 다른 형태로서는, 핫 전자가 다이오드를 순방향으로 바이어스 하는 것에 의해 생성되는 것도 알려져 있다. 이 다이오드는 예컨대, 상술한 영국 특허 제425 985호에 기재된 바와 같이, 상기 메모리 트랜지스터의 하방에 삽입될 수도 있다. 이 형태는 상기 회로의 다른 트랜지스터와 상기 메모리 트랜지스터가 동일한 트랜지스터 제조 공정을 사용할 수 있다는 것을 포함하는 여러 이점이 있다. 그러나, 상기 회로에 네가티브 다이오드 전압을 생성할 필요가 있고, 상기 다이오드는 또한 전자를 모든 방향(상기 기판 내로의 방향도 포함)으로 주입하기 때문에 큰 기판 전류를 분산할 수 있다.
본 발명에 의하면, 복수개의 메모리 셀로서, 각 메모리 셀은 전하 상태가 상기 각 셀의 메모리 상태를 정의하는 전하 축적 영역을 구비하는 전계 효과 트랜지스터를 갖는 상기 복수개의 메모리 셀로 이루어지는 전기적으로 프로그램 가능한 반도체 메모리로서, 상기 메모리는 제1도전형 본체의 제1영역상의 상기 본체의 표면에 제1절연층 부분을 각 셀마다 갖는 반도체 본체와, 상기 제1절연층 부분의 표면에 연재하는 상기 전하 축적 영역과, 상기 제1도전 영역과 p-n 접합을 형성하는 반대 도전형의 제2도전형의 주입 영역으로 이루어진 각 셀에 대한 프로그래밍 수단과, 상기 전하 축적 영역에 대해 용량적으로 결합하는 제어 게이트를 구비하는 전기적으로 프로그램 가능한 반도체 메모리에 있어서, 상기 주입 영역은 상기 전하 축적 영역 아래의 제1영역의 하방에 놓이도록 상기 본체 내에 위치되어 있고, 각 셀의 상기 트랜지스터의 적어도 하나의 드레인, 상기 제어 게이트 및 상기 주입 영역에는 상기 제어 게이트 및 상기 주입 영역에 관한 상기 제1영역의 표면을 바이어스하기 위해 셀마다 프로그램 전압을 인가하는 결합 수단이 제공되어 상기 주입 영역으로부터 수직 방향으로 상기 제1절연층 부분을 통한 핫 전하 캐리어의 주입에 의해 상기 셀의 전하 축적 영역의 소망의 전하 상태가 설정되고, 상기 제1영역은 상기 프로그램 전압의 인가에 따라서 상기 주입 영역으로 상기 제1영역의 두께 방향을 횡단하는 수직 방향의 공핍층을 거쳐 펀치 드로우(punch-through)시키는 상기 주입 영역상의 상기 제1도전형의 충분히 낮은 도핑 농도를 가지며, 상기 제1절연층 부분으로 주입되지 않는 핫 전하 캐리어는 해당 셀의 프로그래밍동안 결합 수단에 의해 상기 셀의 트랜지스터의 드레인으로 제거되는 것을 특징으로 한다.
이 양상으로서, 상기 전하 축적 영역의 소망의 전하 상태가, 상기 전하 축적 영역에 상기 주입 영역으로부터 수직 방향으로 핫 캐리어 주입에 의해 얻어진다. 동일의 제조 기술을 다른 회로 부분과 마찬가지로 상기 메모리 셀에 이용할 수 있고, 또한 반대 극성의 바이어스 전압 공급은 상기 주입 영역에 모두 요구되지 않는다. 효과적인 프로그램 기구는 보다 고속의 프로그램을 가능케 하거나, 또는 낮은 값의 전류의 프로그램을 가능케 하는 것으로 이용된다. 또한, 이 효과적인 프로그램 기구의 결과로서 보다 적은 전하를 상기 절연층 내에 트랩(trap)하는 것을 가능하게하여, 보다 많은 소거 및 기록을 상기 절연층의 심각한 악화(degradation)가 발생하기 이전에 행할 수 있다.
특개소 63-172471호는, 절연층 상의 플로팅 게이트 전하 축적 영역의 하방에서 매립 영역으로의 공핍충의 펀치 드로우를 사용하는 반도체 메모리를 기술하고 있는 것으로 주지되어 있다. 이 메모리에서 1개 이상의 셀의 소망의 1 기억 상태는 분리된 전하 상태(즉, 플로팅 포텐셜; floating potential)로서, 상기 선택된 셀의 상방의 제어 게이트에 낮은 프로그램 전압을 인가함으로써 상기 반도체 본체의 표면에 먼저 기록되고, 그 후 상기 메모리 상태는 모든 상기 셀의 제어 게이트에 높은 전압을 인가함으로써 불휘발성 상태가 된다. 공핍층 펀치 드로우 및 상기 전하 축적 영역으로의 핫 캐리어의 주입은 상기 반도체 표면에 일시적으로 기록되는 1의 상기 분리 전하 상태에서의 셀에만 발생한다. 후에 알게 된 것이지만, 특개소 63-172471호에 기재된 배열의 채용은 상기 전하 축적 영역으로의 핫 캐리어의 효과적인 주입을 제공하지 못한다고 하는 것을 알 수 있다. 그러므로, 주입되지 않는 캐리어는 프로그래밍간에 제거되지 않고 상기 표면에 축적되며, 그래서 상기 분리된 표면 전위(상기 표면의 상기 일시 기록된 휘발성 전하-상태에 의하여 결정된다)는, 상기 프로그래밍간에 크기가 감소하고, 이 양방의 요소는 상기 주입의 조급한 정지를 발생하는 것으로 보인다. 특개소 63-172471호의 펀치-드로우 메모리 배열은 프로그래밍간에 상기 제1영역의 표면을 바이어스하고 비-주입된 전하 캐리어를 제거하기 위해 본 발명에 의한 상기 트랜지스터 결합 수단을 생략하고 있다.
본 발명은, 전하 축적 영역의 아래 방향의 공핍충의 지지된 수직 방향의 펀치 드로우에 의하여, 핫 캐리어가 상기 주입 영역으로부터 상기 바이어스 표면으로의 수직 방향(및 상기 전하 축적 영역을 갖는 상기 절연층 부분에 효과적으로 주입되는 최적의 방향을 이미 갖는다)에 생성하고, 한편 비-주입된 캐리어는 결합 수단을 통해 바이어스 표면으로부터 적어도 본 발명에 따른 상기 트랜지스터의 드레인으로 제거된다. 이 양상으로서, 국소(局所)적으로 효과적인 주입은 프로그래밍 공정간에 유지될 수 있다. 본 발명에 의한 특별한 배열을 적용함으로써, 상기 수직 방향의 펀치 드로우에 의해 상기 전하 축적 영역의 일부의 하방에 소망의 주입 영역이 한정(confine)될 수 있고, 상기 주입 영역 드레인 결합에도 불구하고 콤팩트(compact)형 장치 구조를 달성할 수 있다.
본 발명의 한 양상에 의하면, 상기 주입 영역으로의 수직 방향의 펀치 드로우 동안 공핍층의 횡방향의 확장은 경계 여역에 의해 한정되도록 전기적으로 프로그램 가능한 반도체 메모리를 제공한다. 상기 메모리 셀의 다른 구성 부분과 관련하는 횡 방향의 공핍층의 영향을 감소시킴으로서, 콤팩트형 셀 구조에 상기 주입기의 수납을 용이하게 할 수 있다. 이러한 경계 영역은 매입 절연층 패턴을 구성할 수도 있다. 그러나, 다행히도 본 발명에 따른 반도체 메모리 장치에 있어서, 적어도 1개의 경계 영역(3)은 각 셀의 낮은 도핑 농도의 제1영역(1)의 적어도 한쪽에 존재하는 상기 제1도전형 보다 높은 도핑 농도를 갖는 반도체 구역으로 이루어지고, 상기 낮은 도핑 농도의 상기 제1영역의 두께를 종방향으로 가로지르는 펀치드로우 동안 상기 측면의 공핍층의 횡방향의 확장을 한정하는 것을 특징으로 한다.
예컨대, 콤팩트형 셀 구조에서 상기 주입 영역의 트랜지스터의 소스 및 드레인의 어느 한 쪽의 공핍층에 의한 펀치 드로우 결합을 방지하기 위해 적어도 1개의 높은 도핑 농도의 경계 영역이 상기 주입 영역과 상기 소스 및 드레인 영역의 어느 한 쪽의 사이에 본 발명에 따라 제공될 수 있다. 이러한 경계 영역은 상기 주입 영역상의 상기 펀치 드로우 제1영역으로부터 상기 트랜지스터 영역을 횡방향으로 분리하거나, 예컨대 상기 트랜지스터의 소스와 드레인의 어느 한쪽의 영역을 상기 채널 영역에서 분리될 수 있는 1개 이상의 경계 영역에 형성할 수 있다. 본 발명에 따른 경계 영역은 또한 상기 표면과 상기 주입 영역의 기생 결합을 방지하는 것으로 사용되거나, 예컨대 상기 주입 영역의 주변 부분에서 매립 필드 절연층 패턴과 인접하거나 상기 메모리 셀의 아일런드(island) 부분을 가로지른다.
본 발명의 다른 양상에 의하면, 1개의 셀의 주입 영역은 인접하는 메모리 셀(예컨대 6개)의 다른 영역의 공통 결합을 형성하는 제2도전형의 결합 영역을 갖는 전기적으로 프로그램 가능한 반도체 메모리를 제공한다. 콤팩트형 메모리 어레이 구조는 예컨대 각 셀에서 공유하는 2개의 콘택트 윈도우에만 각 셀마다 적은 수의 결합만을 가질 수 있다. 이와 같은 각 메모리 셀은 상기 본체의 아일런드 부분을 구비하고 또한 상기 장치는 상기 2개의 인접하는 셀의 상기 주입 영역에 대해 공통 결합을 형성하는 상기 제2도전형의 결합 영역에서 상기 2개의 인접하는 셀의 아일런드 부분이 인접하는 것을 특징으로 한다. 이 결합 영역은 상기 4개의 아일런드 부분의 각각의 트랜지스터의 소스 또는 드레인 결합을 형성하도록 4개의 다른 인접하는 아일런드 부분(상기 2개의 인접하는 아일런드 부분에 더하여)에 연재(extend)되어도 좋다.
본 발명의 다른 양상에 의하면, 각 메모리 셀은 상기 전하 축적 영역에(예컨대, 상기 전하 축적 영역상의 제2절연층상에 존재하는 것에 의해) 결합되는 소거 게이트를 구비하고, 소거 전압을 상기 소거 게이트에 인가함으로써 그 셀의 메모리 상태의 전기적 소거를 가능하게 한다. 상기 전하 축적 영역(예컨대 상기 제2절연층을 통과하여)에 결합되는 상기 소거 게이트 및 제어 게이트의 양방을 갖는 그러한 구조는 핫 캐리어 주입을 사용하는 피드백 루프를 형성하도록하여 과소거를 방지하기 위해 바이어스될 수 있다. 그러므로, 전하 축적 영역의 과소거에 근접하는 것에 대하여, 상기 전하 축적 영역의 아래 방향의 주입 영역으로부터 상기 수직 방향의 펀치-드로우 영역을 통해 핫-캐리어 주입의 시작에 의해 보상된다.
그러므로, 본 발명의 다른 양상에 의하면, 각 셀이 전하 축적 영역의 전하 상태가 상기 셀의 메모리 상태를 한정하는 전하 축적 영역을 갖는 복수의 메모리 셀과, 상기 전하 축적 영역의 아래 방향의 제1영역과 p-n 접합을 형성하는 주입 영역을 포함하는 각 셀에 대한 프로그래밍 수단, 및 상기 전하 축적 영역과 용량적으로 결합하는 제어 게이트를 구비하는 전기적으로 프로그램 가능한 반도체 메모리에 있어서, 상기 제어 게이트 및 상기 주입 영역의 제1영역의 두께 방향을 가로지르는 공핍층을 통하여 펀치 드로우에 의한 상기 전하 축적 영역의 소망의 전하 상태를 설정하는 상기 주입 영역에 관한 상기 제1영역의 표면을 바이어스하기 위해 프로그래밍 전압을 인가하는 수단을 특징으로 하고, 이것에 의해 상기 전하 축적 영역으로의 상기 주입 영역으로부터의 핫 캐리어 주입에 의해 소망의 프로그래밍된 전하 상태를 설정하고, 상기 메모리는 또한 각 메모리 셀이 상기 전하 축적수단과 상기 제어 게이트의 용량 결합보다도 적은 용량 결합에 의해 상기 전하 축적 영역에 결합되는 소거 게이트와, 낮은 전압으로 상기 제어 게이트를 바이어스하는 경우 및 프로그래밍 전압으로 상기 제1영역 및 상기 주입 영역의 표면을 바이어스 하는 경우에, 상기 셀의 프로그래밍된 전하 상태의 전기적 소거를 가능하게 하는 상기 소거 게이트로 소거 전압을 인가하는 수단을 구비하고, 이것에 의해 상기 메모리 상태의 과소거에 대해 보상하는 상기 주입 영역으로부터 상기 전하 축적 영역으로의 핫 캐리어 주입을 가능하게 하는 것을 특징으로 한다.
이하에서는 본 발명에 의한 이들 및 다른 특징을 첨부된 개략도를 참조하여 몇 개의 특정 실시예를 통해 설명한다.
첨부된 도면은 개략적이며 실제의 측정으로 도시된 것은 아님을 주의하길 바란다. 첨부된 도면의 일부분은, 도면의 명확 및 간경르 위해 그 크기를 확장 또는 단축하여 도시하고 있다. 어느 실시예에 있어서 이용된 동일의 참조 번호는 다른 실시예에서 대응 또는 유사의 부분에 관해 원칙적으로 동일한 참조 번호를 사용한다. 공핍층은 제1도에서 사선이 없이 도시되어 있지만, 단면도에 도시되지 않은 다른 특징은 제3도 내지 제6도에서 시각화를 용이하게 하기 위해 사선으로 도시되어 있다.
제1도는 본 발명에 의한 전기적으로 프로그램 가능한 반도체 메모리의 1개의 메모리 셀의 일부분을 도시하고 있다. 이 메모리는 이와 같은 메모리 셀의 복수개로 이루어지며, 이들 셀은 그들의 설계에서 서로 동일하거나 또는 대칭적이다. 각 셀은 그 전하 상태가 이 셀의 메모리 상태를 한정하는 전하 축적 영역(11)(양호하게는 플로팅 게이트의 형태, 예컨대, 도핑된 폴리 실리콘)을 구비하는 전계-효과 트랜지스터(5, 6, 11, 12)를 갖는다. 이 메모리는 반도체 본체(10)(예컨대 실리콘)로 이루어지고, 상기 반도체 본체(10)는 각 셀에 대해 상기 본체(10)의 p도전형의 제1영역(1) 상의 상기 본체(10)의 표면에 존재하는 제1절연층 부분(21)(예컨대 이산화 실리콘)을 갖는다. 상기 플로팅 게이트(11)는 상기 제1절연층 부분(21)의 표면상에 연재한다. 각 셀은 상기 전하 축적 영역(11)의 아래 방향의 상기 제1영역(1)의 일부에 적어도 각 트랜지스터의 소스 영역(5) 및 드레인 영역(6)을 갖는다. 각 셀은 상기 본체(10)에 존재하고 상기 제1영역(1)과 p-n 접합을 형성하는 n형 주입 영역(2)을 구성하는 프로그래밍 수단을 갖는다. 제어 게이트(12)(예컨대 도핑된 폴리 실리콘)가 상기 플로팅 게이트(11)와 용량적으로 결합한다. 이 용량 결합은 양호하게는 제2절연층 부분(22)상의 제어 게이트(12)를 제공하는 것에 의해 달성되고, 상기 플로팅 게이트(11)는 상기 절연층(21과 22)의 사이에 연재한다.
본 발명에 의하면, 상기 주입 영역(2)은 상기 플로팅 게이트(10)의 하방의 상기 제1영역(1)의 하방에 있도록 상기 본체(10)의 내에(예컨대, 매립층의 형태로) 위치한다. 이 p형의 제1영역(1)은 프로그래밍 전압 Vb 및 Vd의 인가에 의해 주입 영역(2)으로 제1영역(1)의 두께 T방향을 수직 방향으로 가로지르는 공핍층(1')을 통하여 펀치 드로우를 유발하기 위해 주입 영역(2)의 적어도 위에 충분히 낮은 억셉터 도핑 농도 Na를 갖는다. 제어 게이트(12)와, 제1영역(1)의 표면 및 주입 영역(2)에는 (수스 및 드레인 영역(5, 6)을 통해) 제어 게이트(12)를 바이어스하기 위한 프로그래밍 전압 Vb(예컨대 약 15V) 및 제1영역(1)의 표면을 바이어스하기 위한 프로그래밍 전압(Vd)(예컨대 약 5V)을 상기 주입 영역(2)에 관하여 인가하기 위한 접속 단자 B, (S+D), 및 A가 각각 존재하고 있다. 이것에 의해 플로팅 게이트(11)의 소망의 전하 상태가 n형 주입 영역(2)으로부터 플로팅 게이트(11)로의 수직 방향의 핫 전자 주입에 의해 설정된다(그래서 상기 셀을 프로그래밍 한다). n형 주입 영역(2)은 프로그래밍간에 제로(零) 전압으로 바이어스된다. 주변 p형 본체 부분은 0 V 이어도 좋다.
주입 영역(2)과 제1영역(1)의 사이의 p-n 접합의 제로 바이어스 전위 장벽(Vo)은 전압 Vd 및 Vb에 의해 영역(1)에 형성된 공핍층의 펀치 드로우에 의해 낮아진다. 이 공핍층이 영역(2)의 주변의 (폭이 Xo인) 좁은 제로 바이어스 공핍층에 대해 펀치 드로우하는 경우, p-n 접합은 순서방향으로 바이어스되고, 전자는 n형 주입 영역(2)으로부터 펀치 드로우 영역(1)으로 흐른다. 이들 전자는 공핍층(1')으로의 가속에 의해 가열되고, 화살표(18)로 표시한 바와 같이, 이 전게에 의해 절연층(21)으로 향하게 된다. 이들 핫 전자의 중요한 부분은 제어 게이트(12)로부터 결합되는 정전압 Vb의 흡인력 하에서 절연층(21)으로의 유입 및 플로팅 게이트(11)로의 드리프트(drift)에 충분한 에너지를 갖는다. 프로그래밍 동안, 상기 층(21)에 유입되지 못한 전자는, 화살표(19)로 표시된 바와 같이, 메모리 셀의 트랜지스터의 소스 영역(5) 및 드레인 영역(6)에 의해 인출된다. 이들 소스(5) 및 드레인 영역(6)은, 양호하게는 제1도의 기재면의 외(外)에 위치하기 때문에, 제8도 내지 제10도를 참조하여 설명하는 바와 같이, 이들이 경계 영역(3) 내에 위치하는 부분 이외에는 제1도에서 일점 쇄선의 아웃 라인으로 표시되고 있다. 프로그래밍 동안, 이들 n형 소스 및 드레인 영역(5, 6)은 정전위(예컨대 5V)로 유지되고, 관계하는 공핍층(5' 및 6')도 또한 일점 쇄선의 아웃 라인으로 도시된다. 상기 게이트 구조의 하방의 상기 p형 본체 표면의 공핍층 내에 연속 채널 반전층이 형성되어 있기 때문에, 상기 영역(1)의 표면의 전위는 소스(5) 및 드레인(6) 영역에 인가되는 Vd 전압에 의한 Vc=Vd+2φF 이며, 여기서, φF는 상기 영역(1)의 페르미 레벨과 중간 밴드갭 레벨(mid-bandgap level) 간을 전위차를 나타낸다. 이 주입 배열은 여러 이점을 갖는다. 주입기(2)는 여분의 바이어스 전압을 필요로 하지 않는다. 주입기(2)는 상기 셀이 프로그래밍되는 경우에만 주입된다. 또한, 주입기(2)는 주입에 직접적이지 않고, 예컨대 하방의 기판에 주입되는 것은 없기 때문에 기판 전류는 매우 작다.
주입기(2)가 접지될 때, 제어 게이트(12) 및 트랜지스터의 소스(5) 및 드레인 영역(6)을 높은 전위(예컨대 각각 15V 및 5V)로 상승시켜 상기 펀치 드로우 영역상의 전압 분배를 유지하도록하여 이것에 의해 플로팅 게이트(11)로 전자가 주입될 수 있는 경우에만 펀치 츠로우가 발생할 수 있는 것이 이해될 수 있다. n형 주입기(2)가 접지되는 것 대신에 정전위(예컨대 5V)로 상승되는 경우, 또는 소스(5) 및 드레인 영역(6)이 5V 대신에 0V인 경우 또는 상기 제어 게이트가 0V인 경우에는 모든 펀치 드로우가 방지된다. 그러므로, 메모리 매트릭스의 1개 행이 선택되는 프로그래밍 셀의 경우에는, 비 선택된 인접의 행의 주입기(2)는 이들 다른 전압을 인가함으로써 방지될 수 있다. 이것은 제6도를 참조하여 설명되는 바와 같이 단순한 결합 설계를 가능케 한다.
펀치 드로우에 요구되는 최소 전압 Vp은, 도핑 레벨 Na 및 주입 영역(2)과 상기 본체 표면 사이의 상기 영역(1)의 두께 T에 대단히 크게 의존한다. 이 펀치 드로우 전압 Vp은 : Vp + Vo = A.Na(T - Xo)2의 형태이며, 여기서 A는 정수이다.
계산은 4V의 펀치 드로우 전압 Vp의 경우에 상기 거리 T는 5 × 1016cm-3의 도핑 레벨 Na에 대해서 약 0.5㎛이며, 2 × 1016cm-3의 도핑 레벨 Na에 대해서는 약 0.8㎛이다.
상기 프로그래밍 전압을 Vp 이상으로 증가시킴으로써, 영역(1)과 영역(2)의 사이의 p-n 접합의 전위 장벽은, 주입 영역(2)으로부터 펀치 드로우 영역(1)으로의 전류의 흐름의 결과로서 감소한다. 이 펀치 드로우 전자 전류 I는 : I = Io.exp((-B.Xo/T)(Vc - Vp))이며, 여기서 B는 정수이고 Vc는 상기 펀치드로우 영역에 미치는 전압이다.
전자를 가열하기 위한 높은 전계는 펀치 드로우 공핍층(1')내에 발생된다. 높은 주입 효율성을 얻기 위해, 상기 공핍층 내의 가속 전계는 반도체 본체(10)와 제1절연층(21)의 사이의 장벽(예컨대 실리콘과 이산환 실리콘의 사이의 장벽의 약 3.2V)보다 높아야 한다. 그러므로, 종래의 5V 공급 전원으로부터 소스(5) 및 드레인 영역(6)을 바이어스하는 것에 의해 달성될 수 있다. 제어 게이트(12)는 프로그래밍 동안 온 상태로 트랜지스터를 유지하기 위해 충분히 높은 전압 Vb을 필요로 한다. 이 Vb 크기는 용량적인 결합의 크기에 의존하고 또한 상기 트랜지스터 채널 영역과 상기 펀치 드로우 영역(1) 간의 보다 높은 도핑 농도의 경계 영역(3)(이하 참조)내에서도 상기 본체의 표면에(상기 공핍층 내에서) 상기 반전층을 유지하기에 충분해야 한다. Vb는 대표적으로 15V 내지 20V의 사이에 있다. 제어게이트(12)가 적은 전류만을 인출하기 때문에 이 높은 전압 Vb은 5V 전압 공급원 보다 전하 펌프(charge pump)의 단순한 방식으로 발생될 수 있다.
양호하게는, 상기 장치의 제조를 용이하게 하기 위하여, 상기와 동일한 도핑 레벨 Na이 상기 셀(적어도 동일한 깊이 T 까지)의 트랜지스터 영역(4)내와 마찬가지의 상기 펀치-드로우 제1영역(1)내에 존재한다. 그러므로, 예컨대 주입 영역(2)은 상기 본체(10)의 p형 부분(기판)내의 이온 주입된 n형 웰을 구성하여도 좋고, 또한 p형 부분의 횡방향에 인접하는 부분에 형성된 보다 얕은 이온 주입의 p형 웰은 주입 영역(2)의 위의 펀치 드로우 제1영역(1)을 형성하기 위해 상기 n형 영역의 일부에 오버랩하여 오버 도핑할 수도 있다. 이러한 셀 구조는 제2도에 도시되어 있다. 상기 도핑 레벨 Na은 따라서 상기 메모리 셀의 여러 피라미터에 영향을 미친다. (1) 상기 플로팅 게이트 전압은 상기 실리콘을 넘어 이산화 실리콘 장벽까지 전자 주입의 주입을 가능케 하며, 이 전압은 대략 2×1016내지 5×1016cm-3의 도핑 레벨 Na에 대해 최소 값이다. (2) 상기 소스 및 드레인 전압의 어느 한 쪽이(상기 동일 장벽을 넘기 위해) 증대하는 도핑 레벨 Na과 함께 감소하고, 1×1016cm-3보다 큰 도핑 레벨에 대해서는 5V보다도 작다. (3) 도핑 레벨 Na의 증대로 인하여 상기 주입 확률이 증대하고, (4) 비-프로그래밍된 셀의 임계 전압은 도핑 레벨 Na의 증대함과 함께 증대하고, 그러나 이것은 또한 회로의 다른 부분에서 동일한 처리로 형성되는 n형 채널 MOS 트랜지스터를 위한 임계 전압에 관계된다. (5) 도핑 레벨 Na의 증대와 함께 상기 펀치 드로우 전압 Vp은 증대하며 이것은 또한 상기 주입기(2)가 위치되는 깊이 T의 변화에 의해서도 변화한다.
이들 다양한 파라미터를 고려하면, 도핑 레벨 Na의 높은 값은 높은 프로그래밍 속도에 적합하나, 낮은 프로그래밍 전압의 사용이 요구되는 경우에는 약 5×1016cm-3을 초과해서는 안된다. 더욱이, 회로의 다른 부분에서 n형 채널 MOS 트랜지스터를 위한 충분한 임계 전압을 얻기 위하여 Na를 제한하는 것이 바람직하다. 상기 트랜지스터 영역(4)의 대응하는 부분을 위한 5×1016cm-3의의 억셉터 도핑 농도에 보다 충분한 펀치 드로우 전압 Vp 및(예컨대 약 4V) 양호한 주입 확률을 얻을 수 있다.
제2도 내지 제5도의 셀 구조에 있어서, 제1영역(1)의 두께상의 동일한 도핑 농도 Na가 상기 영역(1)과 트랜지스터 영역(4)의 사이의 길이 전반에 존재하게 된다면, 트랜지스터의 소스(5) 및 드레인 영역(6)으로부터 상기 주입 영역(2)을 현저한 거리를 두어 횡방향으로 분리하여 상기 주입 영역(2)과 상기 소스(5) 및 드레인(6)과의 사이의 펀치 드로우 결합을 초래하는 상기 공핍층(1', 5', 6')의 횡방향의 확장을 회피하는 것이 필요하다. 그러므로, 약 5×1016cm-3의 도핑 농도 Na 및 0.5㎛의 깊이 T에 있어서 이 분리 거리는 적어도 2.5㎛이어야 한다. 이것은 상기 메모리 셀의 크기를 증대시킨다. 그러나, 본 발명에 의하면 상기 펀치 드로우 공핍층의 횡방향의 확장은 펀치 드로우 영역(1)과 동일한 도전형의 1개 이상의 경계 영역(3)을 포함하는 것에 의해 한정되지만, 그러나 이때 도핑 농도가 보다 높아진다. 제2도는 그러한 경계 영역(3)에 의해 펀치 드로우의 제1영역(1)으로부터 횡방향으로 분리된 트랜지스터 영역(4)을 도시하고 있다. 트랜지스터 소스(5) 및 드레인 영역(6)은 영역(4)에 존재하나(제3도 내지 제5도 참조), 제2도의 도시면에는 보이지 않는다. 펀치 드로우 영역(1) 및 트랜지스터 영역(4) 내의 보다 깊은 공핍층과 비교하면, 매우 얕은 공핍층(표면 반전층과 함께)만이 상기 영역(1)과 영역(4)의 사이의 보다 높은 농도의 경계 영역(3)의 표면에 연재한다. 이 분리 경계 영역(3)으로, 상기 트랜지스터의 소스(5) 및 드레인(6)은 예컨대 약 1.25㎛의 횡방향의 분리 및 약 0.7㎛ 보다 작은 횡방향의 분리에서, 보다 한층 상기 주입 영역(2)에 근접하기 때문에, 또한 작은 콤팩트 셀 구조를 얻을 수 있다.
경계 영역(3)은 또한 상기 본체 표면으로의 상기 주입 영역(2)의 기생 결합을 방지할 수 있다. 그러므로, 본 발명자는 상기 영역(2)을 형성하기 위한 n형의 웰의 이온 주입은, 보다 높은 도핑 농도의 경계 영역(3)이 상기 영역(즉 제2도에 도시된 해당 영역에 제공되어 있는 바와 같이)에 설치되어 있지 않기 때문이라면, 상기 영역(1)과 영역(4)(즉 제3도 및 제4도에 도시된 바와 같은 주입기 단부(42)로부터)과의 사이의 상기 표면에 연재하는 n형 돌기(spur)가 될 수 있다. 또한, 제3도에 도시된 바와 같이, 각 셀은 상기 제1영역(1)을 포함하거나 또는 필드 산화 패턴(29)의 일부를 형성하는 매립 절연층에 의해 적어도 2개의 길이 방향의 측면에서 횡방향으로 규정된 액티브 아일런드 부분을 상기 본체(10)에 구성한다. 상기 아일런드 주변의 상기 필드 산화 패턴(29)의 다른 부분은 다른 공정으로 형성되어도 좋다. 여기서 예컨대 상기 필드 산화 패턴(29)의 대부분을 제조 공정의 초기 단계의 공정에서 실리콘 국부 산화(LOCUS)에 의해 매립되어도 좋고, 또한 후의 공정에 있어서(예컨대 얕은 n형 결합 영역 패턴(8)을 형성한 후) 인접하는 소스 영역(5) 및 드레인 영역(6) 및 주입 결합 영역(8)의 부분(29a)과 같은 상기 필드 산화 패턴(29)의 다른 부분이 피착되어도 좋다. 제3도는 단면도는 아니지만 상기 필드 패턴(29)은 상기 아일런드 구조의 시각화를 용이하게 하기 위해 사선으로 도시되어 있다. 즉, 이 특정의 실시예에서 공통 n형 결합 영역(8)에서 2개의 인접 셀의 아일런드 부분은 상호 인접한다. 상기 아일런드 부분은 2개의 길이 방향의 측면(30)과 단면(31)을 갖고, 이 구조는 평면(32)에 대해 대칭하고 있다. 각 셀의 상기 n형 주입 영역(2)은 상기 공통 결합 영역(8)으로부터 상기 펀치 드로우 영역(1)의 하방에 연재한다. 상기 아일런드 부분에서 상기 주입 영역(2)의 구역은 제3도에 도시되고, 상기 영역(2)은 길이방향의 양측면(30) 및 상기 주입기 단부(42)까지의 사이에 연재하는 것이 이해될 수 있다. 상기 본체 표면에 대해 상기 주입 영역(2)의 기생 n형 결합은, 상기 매립 필드 패턴(29)의 이들 측면에서 발생하여도 좋고, 또는 이것을 피하기 위해 상기 p형 경계 영역(3)이 이들 2개의 대향하는 측면(30)의 상기 매립 필드 패턴(29)에 인접하도록 설치된다.
그러므로, 이와 같은 실시예의 경우, 보다 낮은 도핑 농도의 펀치-드로우 영역(1)의 주변에 횡방향으로 연재하도록 각 셀은 상기 양측면(30)에 따라 상기 주입기 부분(42)까지 연재하는 U형상의 경계 영역(3)(이 형태는 제4도에 사선으로 표시된다)을 구비할 수도 있다. 이 방법에서, 명확한 종방향의 펀치 드로우 영역(1)은 주입 영역(2)과 플로팅 게이트 전하 축적 영역(11)과의 사이에 한정된다.
더욱이, 경계 영역(3)은 각 셀(42)의 아일런드 부분을 횡단하여 연재하는 대향하는 제1 및 제2의 단부에 횡방향으로 아일런드 부분을 분리한다. 펀치-드로우 영역(1) 및 하방의 주입 영역(2)은 상기 제1단부(결합 영역(8)에 인접한다)에서 플로팅 게이트 전하 축적 영역(11)의 일부분의 하방으로 연재한다. 트랜지스터 소스(5) 및 드레인 영역(6)은 제2단부(측면(31)에 인접한다)에 연재한다. 즉, 플로팅 게이트 전하 축적 영역(11)의 다른 부분은 적어도 상기 소스 영역(5) 및 드레인 영역(6)의 사이의 채널 영역 상에 연재한다. 이것은 명확한 횡방향의 펀치 드로우를 갖는 특히 콤팩트한 셀의 아일런드 구조를 형성한다. 이들 소스 영역(5) 및 드레인 영역(6)에 대한 결합을 형성하기 위해 콤팩트한 설계를 제6도를 참조하여 이하에서 설명한다.
제2도 및 제5도에서 도시된 바와 같이, 제어 게이트(12) 및 EEPROM의 경우에는 소거 게이트(14)는 플로팅 게이트(11) 상의 제2절연층(22) 상에 형성된다. 소거 게이트(14)는 제어 게이트(12)보다도 플로팅 게이트(11)보다 작은 오버랩 영역을 가지며, 그 결과 플로팅 게이트(11)에 대한 용량적 결합은 플로팅 게이트(11)에 대한 제어 게이트(12)의 용량적 결합보다도 작다. 소거는 플로팅 게이트(11)로부터 절연층(22)을 통해 소거 게이트(14)까지의 전하 터널링에 의해 발생한다. 제어 게이트(12) 및 소거 게이트(14)의 양방은 예컨대 상호 평행하게 또한 상기 셀의 아일런드의 길이 방향의 앙측면(30)을 횡단하도록하여 연재하는 불순물 다결정 실리콘 트랙에 의해 형성될 수도 있다. 메모리 매트릭스의 1개의 열에서 상기 셀의 각각은, 공통 제어 게이트 트랙(12)과 공통 소거게이트 트랙(14)을 갖는다. 다른 절연층(도시되지 않음)은 게이트 트랙(12, 14)을 피착한다. 주입 결합 영역(8)은 절연층 구조내의 윈도우(28)에 접속될 수도 있으며, 또는 상기 셀의 아일런드의 길이 방향의 양측면(30)에 평행하게 연재하는 금속 트랙(18)에 의하여 행내에서 함께 결합될 수도 있다.
대표적인 예에서, 상기 매입 필드 패턴은 예컨대 약 2×1015cm-3의 붕소 도핑을 갖는 p형 실리콘 본체부(10)에 국소 산화(LOCOS) 기술을 사용하여 설장된 700nm의 두께이다. 이 본체부는, 예컨대 보다 높은 도핑 농도의 p형 기판상의 3 내지 5㎛의 두께의 에피택셜층이어도 좋다. p형 및 n형 웰은 예컨대 상보형 마스크를 사용하여 이온 주입될 수 있기 때문에 상기 본체 표면의 전체는 p형 또는 n형으로 이온 주입된다. 높은 에너지의 붕소 및 인의 이온 주입을 이용하여, 삽입 필드 패턴(29)내로 관통할 수 있다. 상기 p형 웰의 경우에, 210KeV의 붕소 이온의 약 1.2×1012cm-2및 350KeV 붕소 이온의 약 1.5×1012cm-2를, 70KeV의 이온 붕소 이온의 약 1.5×1012cm-2의 임계값 조정 이온 주입과 함께 상기 p형 웰(영역(1) 및 트랜지스터 영역(4))의 벌크를 형성하기 위해 사용한다. 상기 n형 웰(주입기(2)를 포함한다)의 경우에는, 1MeV의 이온의 약 2×1013cm-2를 50KeV의 붕소 이온의 약 6×1011cm-2의 임계 조정 이온 주입과 함께 사용한다. 상기 메모리 셀 영역내의 상기 영역(1, 2, 4)을 형성하는 것과 마찬가지로, 이들 이온 주입된 n형 및 p형 웰은 예컨대 CMOS 회로를 구현하기 위해 상기 회로 장치의 다른 부분에 제공하여도 좋다. 경계 영역(3)을 제공하기 위해, 예컨대 150KeV의 약 5×1012cm-2의 붕소 이온으로 여분의 국부적 붕소 이온 주입이 행해지고, 주입 영역(2)의 주변으로부터 표면으로 향하는 n형 결합 돌기(spur)를 방지하기 위해, 경계 영역(3)은 펀치 드로우 영역(1) 및 상기 n형 웰 이온 주입의 인 도우즈의 약 절반보다도 약 3배 이상 높은 농도가 될 것이다. 1.25 마이크로 처리 기술을 사용하는 경우에, 예컨대 상기 양측면(30)에 따른 상기 영역(3)의 폭은, 펀치 드로우 영역(1)을 위한 약 1.25㎛의 폭이 잔재하도록 하는 약 1.25㎛이다. 상기 영역(1)의 깊이는 예컨대 0.5㎛ 이어도 좋다. 약 25nm의 게이트 산화층(21)을 상기 셀의 액티브 영역 상에 성장하여도 좋다. 상기 트랜지스터의 얕은 소스 및 드레인 영역은 상기 주입 결합 영역(8)을 위한 표면 도핑과 같은 얕은 고농도의 콘택트 영역과 함께, 상기 액티브 영역 내에 낮은 에너지 이온 주입에 의해 형성될 수 있다.
4V의 펀치 드로우 전압 Vp을 갖는 제2도 내지 제5도의 전기적으로 소거 가능한 메모리 셀은 다음과 같이 동작한다. (1) 기록(프로그래밍)의 경우, 기판(10)(단자 E) 및 주입기(2)(단자 A)는 0 V이며, 상기 소스(5) 및 드레인(6)(단자 S 및 D) 및 소거 게이트(14)(단자 C)는, 예컨대 5V이며 또한 15V와 20V 사이의 프로그래밍 펄스 Vb를 제어 게이트(12)(단자 B)에 인가한다. (2) 소거의 경우, 기판(10) 및 주입기(2)는 0V이며, 제어 게이트(12)와 소스(5) 및 드레인(6)은 0V 이어도 좋으나, 양호하게는 예컨대 5V이며, 또한 소거 게이트(14)는 15V 내지 20V 사이에서 상승된다. (3) 판독의 경우에, 소스가 0V이고 드레인이 1V와 2V 사이에 있는 트랜지스터가 사용되며, 제어 게이트(12) 및 소거 게이트(14)는 예컨대 5V인 것에 반해 주입기(2)는 0V로 유지된다. 메모리 셀에 대한 다른 전압의 인가는 상기 메모리의 회로 직접도에 유효하다. 하방의 플로팅 게이트(11)에 대한 소거 게이트(14) 및 제어 게이트(12)의 각 결합은, 소거 및 프로그램하는 각 경우에 대해 상기 플로팅 게이트(11)의 다른 전하 상태를 한정한다. 전압 Vd 및 제어 게이트(12)의 결합은 프로그래밍 후에, 메모리 셀의 임계 전압을 설정한다. 제어 게이트(12)상의 전압 Vb(15 내지 20V)에서, 플로팅 게이트의 정전위가 핫 전자의 주입(18)에 의해 트랜지스터의 채널 반전층이 차단되는 전압의 레벨까지 감소되는 경우에, 상기 셀의 프로그래밍은 정지한다. 이것은 임계 전압에 의존하는 명확한 레벨이다. 플로팅 게이트(11)의 프로그램 상태의 소거는 절연층(22)을 통한 전자 터널링에 의해, 소거 게이트(14)가 높은 정전위로 상승하는 경우에 상기 소거 게이트(14)에 대해 효과적이다. 절연층(22)의 두께 및 다결정 실리콘 게이트(14)의 표면의 거친 정도를 선택하는 것이 가능하므로, 프로그래밍용의 제어 게이트(12)에 인가되는 것과 동일한 전압 레벨(15 내지 20V)을 소거용의 소거 게이트(14)에 이용한다. 소거 전압 레벨은 주입기(2)를 포함하는 효과적인 피드백 기구에 의해 제어하는 것이 가능하다. 제어 게이트(12)는 낮은 전압으로(예컨대 5V) 유지하고, 소거 게이트(14)는 높은 전압(예컨대 15 내지 20V)으로 상승시키는 반면 소스(5) 및 드레인(6)을 5V로, 주입기(2)를 0V로 바이어스하는 것에 의해(즉, 프로그래밍 모드), 소거는 플로팅 게이트 전압을(전자의 터널링에 의해) 상승시킬 것이다. 이 경우에, 플로팅 게이트(11)의 전위가 과도 소거에 의해 과도한 정전위로 되어 시작되고, 상기 트랜지스터가 온 전환된다면, 상기 다른 영역상의 전압의 레벨은 핫 전자 이온 주입(18)이 상기 펀치 드로우 영역(11)내에서 주이기(2)로부터 시작되고, 다음에 소거는 정지할 것이다. 그러므로, 이 장치의 경우에는, 과도 소거에 대해 보상하기 위한 유리한 피드백 기구가 있고, 그 결과 소거용의 게이트(11)의 명확한 종료 상태가 존재한다. 소거 셀과 프로그램 셀간의 임계 전압의 차(프로그래밍 윈도우)를 프로그래밍 간에 제어 게이트(12)에 인가되는 높은 전압(15 내지 20V)과 소거간에 제어 게이트(12)에 인가되는 낮은 전압(예컨대, 5V)과의 차에 의해 결정된다. 약 5V만의 임계 전압의 차가 희망된다면, 낮은 전압은 높은 전압이 18V에 있는 경우에 약 13V이어도 좋다.
실험의 결과는 이 한정된 수직 방향의 펀치 드로우 구조를 갖는 상당히 효과적인 핫 전자의 주입 및 트랜지스터의 임계 전압 시프트를 보여준다. 그러므로 약 10-4의 대단히 높은 주입 확률을 얻는 것이 가능하다. 약 0.8A.cm-2의 상당히 높은 산화 전류가 측정되며, 이것은 산화가 파괴되지 않도록 하는 매우 높은 프로그래밍 속도를 시사한다.
본 발명에 의하면, 예컨대 0V 또는 5V가 주입 영역(2) 및 트랜지스터의 소스 영역(5) 및 드레인 영역(6)에 인가되는 전압 레벨을 갖는 메모리 셀의 설계 및 동작이 가능하다. 또한, 본 발명에 의한 메모리 매트릭스의 인접하는 행 및 열에서 셀을 프로그래밍하고, 판독 및 소거하는 셀의 경우에 다양한 영역을 위한 적절한 전압 레벨은, 제6도에 도시된 바와 같이 상기 셀을 콤팩트한 레이아웃(layout)으로 구성할 수 있다. 이 레이아웃은 트랜지스터의 소스(5) 및 드레인(6) 영역에 대한 S 및 D의 결합을 위한 분리 콘택트의 필요성을 회피한다. 그러므로, 본 발명에 의한, 각 n형 결합 영역(8)은 2개의 인접하는 셀의 주입 영역(2)을 위한 공통 결합을 (예컨대, 제2도 내지 제5도에 도시된 바와 같이, 1개의 아일런드 내에) 형성하거나, 4개의 다른 인접하는 셀 영역 내에 연재되어 이들의 4개의 셀의 각각에 해당 셀의 트랜지스터 소스 영역(5) 또는 드레인 영역(6)을 형성한다(해당 셀의 상기 소스(5) 및 상기 드레인(6)에 대한 결합을 적어도 형성한다). 레이아웃 설계(layout)의 시각화를 용이하게 하기 위해, 제6도에서 1개의 그러한 주입 결합 영역(8) 및 1개의 셀의 아일런드 부분은 각 사선으로 표시되어 있다. 주입 결합 영역(8)의 행에(윈도우(28)를 통해) 인접하는 평행한 금속 트랙(18)은 상기 메모리 매트릭스의 비트 라인을 형성하여도 좋다. 워드 라인은 트랙(18)에 수직하게 연재하는 제어 게이트 트랙(12)(제6도에 도시되지 않음)에 의해 형성되어도 좋다. 1행내의 셀의 상태는 2개의 근접의 비트 라인상의 전압을 제어하는 것에 의해 판독할 수 있거나, 이들 2개의 근접의 비트 라인은 해당 셀을 프로그래밍 및 소거하는 것으로도 사용된다.
상술한 기재로부터 알 수 있듯이, 반도체 메모리의 설계 및 반도체 장치 기술 분야의 당업자에 의해, 본 발명의 범위 내에서 많은 변형예 및 응용예가 가능하다는 것은 분명할 것이다. 제7도는 제2도의 구조의 단순한 변형예를 도시하고 있으므로, 이 변형예에 있어서 주입 영역(2)은 매립 필드 패턴(29)의 중간 부분(33)의 하방에 연재하는 동일의 도전형(n형)이 매립층(82)으로 이루어진다. 이 중간 부분(33)은 단부(31)로부터 반대 단부의 아일런드 부분에 연재한다. 이 상태에 있어서, 시간 상승(premature)의 펀치 드로우 또는 게이트(11)의 하방의 반전층에 주입 영역(2)의 다른 결합이 이 매립 부분(33)의 측면에서 발생할 수 있는 위험성이 있다. 따라서, 본 발명에 의하면, 상기 펀치 드로우 영역(1)과 동일의 도전형인 경계 영역(3) 또는 상기 경계 영역(3)에서 보다 높은 도핑 농도를 갖지 않는 경계 영역이 상기 매립층(82) 상의 매립 부분(33)의 이 측면에 인접한다.
제2도 내지 제7도의 실시예에 있어서, 트랜지스터의 소스(5) 및 드레인(6)의 영역은, 아일런드 부분의 폭을 횡단하는 방향에 연재하는 경계 영역(3)을 통해 주입기(2)를 포함하는 영역으로부터 횡방향으로 분리된 아일런드 영역(4)내에 있다. 제8도는 변형 구조를 도시하며, 이 구조에서 각 셀은 보다 높은 도핑 농도(p+)의 경계 영역(3)내에 각각이 형성되는 트랜지스터의 소스 영역(5) 및 드레인 영역(6)을 갖는다. 이들 영역(3)은 상기 각 소스 영역(5) 및 드레인 영역(6)의 하방에 연재하고, 플로팅 게이트(11)의 하방의 트랜지스터의 채널 영역에서 상호 분리되어 있다. 이러한 구성에서, 주입기(2)는 소스(5) 및 드레인(6)의 영역이 근방 또는 하방에 삽입되어도 좋고, 따라서 보다 콤팩트한 메모리 셀을 얻을 수 있다. 이들 경계 영역(3), 소스(5) 및 드레인(6)은 마스크로서 절연 게이트(11)를 사용하여 불순물 이온 주입에 의해 형성될 수도 있다. 소거 게이트(14)는 플로팅 전하축적 영역(11)에 용량적으로 결합되어도 좋다. 그러므로, 예컨대 소거 게이트(14)는 제8도의 평면의 외측에서 전하 축적 영역(11)의 일부의 위의 절연층(22)상에 존재할 수도 있다.
제9도는 또한 다른 변형예를 도시하며, 이 변형예에서 드레인 영역(6)이 경계 영역(3)에 형성되지만(제8도에서와 같이), 그러나 소스 영역(5)은 경계 영역(3) 내에는 형성되지 않는다. 이 경우에, 드레인 영역(6)에 대한 결합(Vd에서)만이 프로그래밍간에 절연층(21)으로 주입되지 않은 이들 핫 전자를 제거하고, 상기 게이트 구조의 하방의 상기 반도체 표면을 바이어스하는 것으로 이용된다. 소스 영역(5)은 주입기(2)의 일분의 위에 존재하고, 동일의 도전형, 예컨대 n형 웰과 함께 동시에 형성되는 단락 회로 영역(52)에 의해 주입기(2)에 접속된다. 이 경우, 매우 콤팩트한 셀 구조를 얻을 수 있지만, 그러나 보다 많은 전류가 프로그래밍간에 흐를 것이다. 그러므로 프로그래밍간에, 주입기(2) 및 소스(5)에 관한 드레인(6)의 바이어스로 인하여 수직 방향의 펀치 드로우 전류와 일치하며 트랜지스터를 통하는 전류가 수평 방향으로 흐를 것이다. 제9도의 메모리 셀에 있어서, 소거 게이트(14)는 프로그래밍 전하 축적 영역(11)에 용량적으로 결합될 수 있다. 따라서, 예컨대 소거 게이트(14)는 제9도의 도면의 외측에서 전하 축적 영역(11)의 일부의 위의 전기 절연층(22) 상에 존재하여도 좋다.
제10도는 제9도의 구조의 변형을 도시하며, 이 변형에 있어서 플로팅 전하축적 게이트(11)는, 소스 영역(5) 및 드레인 영역(6)의 사이의 트랜지스터 채널 길이의 일부(상기 드레인 영역(6)에 인접한다)에만 연재하거나, 이 구조에 있어서 절연 게이트(14)는 트랜지스터 채널 길이의 잔여분의 위에(소스 영역(5)에 인접하여) 연재한다. 이 배열에 플로팅 전하 축적 게이트(11) 및 절연 게이트(14)를 설치하는 것에 의해 제9도를 참조하여 설명한 소스 영역(5)과 드레인 영역(6)의 사이의 수평 방향의 전류의 흐름을 피하기 위해 프로그래밍간에 트랜지스터의 채널을(게이트(14)의 하방) 막는 것이 가능하다. 이 게이트(14)는 메모리 셀의 소거 게이트를 형성하기 위해 플로팅 게이트(11)에 (제10도에 도시되어 있지 않음) 용량적으로 결합할 수도 있다. 그러므로, 제10도의 메모리 셀의 구조에서 다음 전압을 프로그래밍 상태를 위해 인가한다. 즉, 제어 게이트(12)는 15 내지 20V의 사이로, 주입기(2)(및 소스 영역(5)) 및 소거 게이트(14)는 0V로, 드레인 영역(6)은 4 내지 10V의 사이(예컨대 5V)로 한다. 이들 전압은 소스 영역(5)이외, 다른 실시예에서 프로그래밍을 위해 인가되는 것과 동일한 전압이다. 선택된 셀의 주입기(2)에 펀치 드로우하는 공핍층이 횡방향의 확장은, 드레인 영역(6)을 가지며, 보다 높은 농도의 경계 영역(3)에 의해 한정된다. 높은 농도의 경계 영역(3)이 아니어도 드레인(6)을 주익비(2)로부터 더 이격할 필요가 있을 것이며 또한 보다 큰 공핍층(스페이스)이 셀을 위해 필요할 것이다. 소거는 소거 게이트(14)를 15V 및 25V의 사이에, 한편 다른 단자는 0V로하여 다른 실시예와 동일하게 행하는 것이 가능하다. 프로그래밍간에, 비선택된 셀은 다음과 같은 상태로 놓인다. 전체 단자를 0V로 하거나, 또는 드레인(6)만을 4V 내지 10V로, 또는 제어 게이트(12)를 15 내지 25V로 한다. 이들 조건에서는 해당 셀을 전체 프로그래밍할 수 없다. 판독간에, 소스 영역(5)(및 주입기(2))은 0V로, 드레인 영역(6)은 1V와 2V의 사이에, 또는 게이트(12 및 14)는 예컨대 5V로 한다. 즉, 소거 게이트(14)의 전압은 소스 영역(5)에 인접하는 트랜지스터 채널 영역의 단부에서 도전 반전 채널을 유도하고, 한편 프로그래밍 게이트(11)의 전하 상태는 트랜지스터 채널을 차단하는지 또는 완성하는 지를 결정하고, 또한 트랜지스터가 온 또는 오프인지를 결정한다.
본 발명에 의하면 메모리 셀의 다른 변형예 및 응용예가 가능하다는 것은 분명할 것이다. 그러므로, 몇 개의 장치에서, 제어 게이트(12)는 트랜지스터의 채널 영역의 일부의 위체 존재하지만 상기 플로팅 게이트(11) 상에는 연재하지 않는 횡방향의 연장부를 가질 수 있다. 제1도 내지 제9도는 플로팅 게이트(11)상의 제2절연층(22) 상에 제어 게이트(12)를 도시하고 있지만, 제어 게이트(및 소거 게이트)는 예컨대 이들이 본체 표면에서 절연층(21)을 통해 프로그래밍 게이트(11)에 용량적으로 결합하는 다이오드를 형성하는 불순물 도핑된 표면 영역을 상기 본체(10)내에 갖는 다른 방법으로 구성할 수도 있다. 소거 게이트(14)는 플로팅 게이트(11)의 일부의 하방에 존재하여도 좋다. 소거는 별도의 방법으로서 특별한 게이트(14)를 사용하지 않고, 예컨대 소스 영역(5) 및 드레인 영역(6)에 대한 게이트 산화(21)를 통하여 또는 다른 장소의 얇은 산화층을 통해 전하 캐리어를 전송하는 것에 의해 행하는 것도 가능할 것이다. 전하 축적 영역(11)으로서 플로팅 게이트를 사용하는 것 대신에 2개의 절연층(22, 21)(예컨대, 이산화 실리콘 상의 질화 실리콘)의 경계에서 전하 트랩을 전하 축적 영역(11)을 형성하기 위해 사용하여도 좋지만, 이것은 주입된 핫 전자의 직접에서는 그 효과가 보다 작다.
제1도 내지 제10도는 핫 전자 주입에 대해 설명하였지만, 핫 홀(hot hole) 주입도 또한 p형 주입 영역(2)상의 n형 펀치 드로우 영역(1), 및 고농도로 도핑된(n+)의 n형 경계 영역(3) 및 p형 소스(5) 및 드레인(6) 영역의 종방향의 펀치-드로우 주입 배열을 사용하는 것도 가능하다. 그러나, 핫 홀의 주입 효율은 핫 전자의 주입 효율에 비해 수배 낮다.
당업자에게는 본 명세서로부터 다른 응용이 용이하다는 것은 분명할 것이다. 그러한 응용은 이미 기술된 특징 대신에 또는 그에 더하여 사용할 수 있는, 설계, 반도체 메모리의 제조 및 사용, 메모리 장치의 구조, 반도체 회로 및 이들 제조 기술에서 이미 주지된 다른 특징을 포함하여도 좋다. 본 명세서에서는, 본 발명의 특징을 특정한 실시예와 관련하여 본 특허청구의 범위를 기재하였지만, 본 명세서에 의해 개시된 본 발명의 범위는 본 명세서 내에 명시적 또는 암시적으로 기재되거나, 일반화하여 개시한 본 발명의 특징의 어느 신규 결합, 도는 신규의 특징을, 그것이 본원 청구범위에 기재한 것과 동일한 것이지 아닌지, 도는 본 발명이 해결하고자 하는 것과 동일한 기술적 과제 중 일부 또는 전체를 해결하는지에 무관하게, 포함한다는 것은 분명할 것이다. 본 출원인은 이 명세서에 개시한 특허청구의 범위 및 명세서의 기재를 심사 중에 보정할 가능성이 있다는 것을 밝히는 바이다.

Claims (17)

  1. 복수개의 메모리 셀로서, 각 메모리 셀은 전하 상태가 상기 각 셀의 메모리 상태를 정의하는 전하 축적 영역을 갖춘 전계 효과 트랜지스터를 가진 상기 복수개의 메모리 셀과, 제1도전형 본체의 제1영역상의 상기 본체의 표면에 있는 제1절연층 부분을 각 셀마다 갖는 반도체 본체로서, 상기 제1절연층 부분의 표면에는 상기 전하 축적 영역이 연재하는 상기 반도체 본체와, 상기 제1도전 영역과 p-n 접합을 형성하는 제2역 도전형의 주입 영역을 각 셀마다 포함하는 프로그래밍 수단과, 상기 전하 축적 영역에 대해 용량적으로 결합된 제어 게이트를 갖는 전기적으로 프로그램 가능한 반도체 메모리에 있어서, 상기 주입 영역은 상기 전하 축적 영역의 하방의 상기 제1영역의 하방에 놓이도록 상기 본체 내에 위치되어 있고, 각 셀의 트랜지스터의 적어도 하나의 드레인, 상기 제어 게이트 및 상기 주입 영역에는 상기 제어 게이트 및 상기 주입 영역에 관한 상기 제1영역의 표면을 바이어스하기 위해 셀마다 프로그램 전압을 인가하는 결합 수단이 제공되어, 상기 주입 영역으로부터 수직 방향으로 상기 제1절연층 부분을 통한 핫 전하 캐리어의 주입에 의해 상기 셀의 전하 축적 영역의 소망의 전하 상태가 설정되고, 상기 제1영역은 상기 프로그램 전압의 인가에 따라서 상기 주입 영역으로 상기 제1영역의 두께 방향을 수직 방향으로 가로지르는 공핍층을 거쳐 펀치 드로우시키는 상기 주입 영역상의 상기 제1도전형의 충분히 낮은 도핑 농도를 가지며, 상기 제1절연층 부분으로 주입되지 않는 핫 전하 캐리어는 해당 셀의 프로그래밍동안 결합수단에 의해 상기 셀의 트랜지스터의 드레인으로 제거되며, 상기 제1도전형의 보다 높은 도핑 농도를 갖는 적어도 1개의 경계 영역이 각 셀의 상기 제1영역의 적어도 한 쪽 측면에 놓이게 되고, 상기 제1영역의 두께를 수직 방향으로 횡단하는 펀치 드로우 동안 상기 측면에서 상기 공핍층의 횡방향의 확장을 한정하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  2. 제1항에 있어서, 상기 경계 영역은 상기 주입 영역의 주변 부분의 상방에 위치하여 상기 표면과 상기 주입 영역의 기생 결합을 방지하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  3. 제1항 또는 제3항에 있어서, 상기 각 셀은 상기 제1영역을 포함하고 상기 본체의 상기 표면에 매립된 필드 절연층 패턴으로 경계되는 아일런드 부분을 상기 본체 내에 가지며, 상기 경계 영역은 상기 아일런드 부분의 적어도 한 측면에 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  4. 제3항에 있어서, 상기 주입 영역은 상기 아일런드 부분의 2개의 대향 단부의 사이에 상기 제1영역의 하방에 연재하고, 상기 경계 영역은 상기 2개의 대향 단부에 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  5. 제3항에 있어서, 상기 주입 영역에 대한 결합 수단은 상기 필드 절연층 패턴의 중간 부분의 하방에 연재하는 상기 제2도전형의 매립층을 갖고, 상기 경계 영역은 상기 중간 부분의 측면과 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  6. 제1, 2, 4 또는 제5항 중 어느 한 항에 있어서, 상기 각 셀의 트랜지스터는상기 제1영역으로부터 상기 경계 영역에 의해 횡방향으로 분리된 상기 본체의 영역 내에 존재하는 소스 드레인을 갖는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  7. 제6항에 있어서, 상기 각 셀은 상기 본체 내의 아일런드 부분을 구비하며 상기 아일런드 부분을 횡단하여 상기 경계 영역은 상기 아일런드 부분을 횡방향으로 대향하는 제1 및 제2단부로 분리하도록 연재하고, 상기 제1영역 및 하방의 주입 영역은 상기 전하 축적 영역의 일부의 하방의 상기 제1단부에 존재하고, 상기 트랜지스터의 소스 및 드레인의 사이의 적어도 채널 영역 상에 연재하는 상기 전하 축적 영역의 다른 일부는 상기 제2단부에 존재하는 것을 특징으로 하는 메모리.
  8. 제1, 2, 4 또는 제5항 중 어느 한 항에 있어서, 상기 각 셀의 트랜지스터는 제1도전형의 보다 높은 도핑 농도의 경계 영역 내에 각 형성된 상기 제2도전형의 소스 및 드레인을 구비하고, 상기 경계 영역은 각 소스 및 드레인의 영역의 하방에 연재하며, 상기 전하 축적 영역 하방의 상기 트랜지스터의 채널 영역에서 서로 분리되는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  9. 제1항 또는 제2항에 있어서, 상기 각 셀의 트랜지스터는 제1도전형의 높은 도핑 농도의 경계 영역 내의 제2도전형의 드레인 영역을 구비하며, 상기 트랜지스터는 또한 상기 주입 영역에 결합된 상기 제2도전형의 소스 영역을 구비하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  10. 제9항에 있어서, 상기 전하 축적 영역은 상기 소스 영역과 드레인 영역의 사이의 상기 트랜지스터 채널의 길이의 일부의 위에만 연재하고, 절연게이트는 상기 트랜지스터 채널의 길이의 잔여 부분 상에 연재하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  11. 제10항에 있어서, 상기 절연 게이트도 또한 상기 메모리 셀의 소거 게이트를 설치하기 위해 상기 전하 축적 영역에 용량적으로 결합하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  12. 제1, 2, 4, 5, 7, 10 또는 제11항 중 어느 한 항에 있어서, 상기 각 셀은 상기 본체의 아일런드 부분을 구비하고, 상기 2개의 인접하는 셀의 상기 아일런드 부분은 상기 2개의 인접 셀의 상기 주입 영역에 대한 공통 결합을 형성하는 제2도전형의 결합 영역에 서로 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  13. 제12항에 있어서, 상기 제2도전형의 상기 결합 영역은 상기 4개의 상기 아일런드 부분의 각각에 상기 트랜지스터의 소스 및 드레인의 결합 영역을 형성하기 위해 상기 2개의 인접하는 아일런드 부분에 추가로 4개의 다른 인접하는 아일런드 부분에 연재되어 있는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  14. 제1, 2, 4, 5, 7, 10, 11 또는 제13항 중 어느 한 항에 있어서, 상기 제어 게이트가 상기 전하 축적 영역상의 제2절연층 부분에 존재하고, 상기 전하 축적 영역이 상기 제1 및 제2절연층 부분의 사이에 있는 플로팅 게이트인 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  15. 제14항에 있어서, 상기 메모리 셀은 소거 게이트를 구비하고, 상기 소거 게이트는 상기 소거 게이트에 소거 전압을 인가하는 것에 의해 해당 셀의 상기 메모리 상태의 전기적 소거를 행하기 위해 상기 전하 축적 영역상의 상기 제2절연층에 존재하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  16. 제1, 2, 4, 5, 7, 10, 11, 13 또는 제15항 중 어느 한 항에 있어서, 상기 전하 축적 수단에 상기 제어 게이트의 용량적 결합보다 작은 용량적 결합으로 상기 전하 축적 영역에 결합되는 소거 게이트를 구비하는 각 메모리 셀과, 보다 낮은 전압으로 상기 제어 게이트를 바이어스하고, 프로그램 전압으로 상기 제1영역 및 주입 영역의 표면을 바이어스하는 동안에 해당 셀의 상기 프로그램 전하상태의 전기적 소거를 행하기 위해 상기 소거 게이트에 소거 전압을 인가하는 결합수단을 구비하고, 이것에 의해 상기 주입 영역에서 상기 전하 축적 영역에 핫 캐리어를 주입하여 상기 메모리 상태의 과소거를 보상하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
  17. 제1, 2, 4, 5, 7, 10, 11, 13 또는 제15항 중 어느 한 항에 있어서, 상기 주입 영역은 상기 본체의 p형 부분에 이온 주입된 n형 웰을 구비하고, 보다 얕게 이온 주입된 p형의 웰이 상기 p형 부분의 횡방향에 인접하는 부분 내에 형성되고, 상기 n형 웰의 영역의 일부를 오버랩(overlaps) 및 오버 도프(overdopes)하여 상기 주입 영역 상에 상기 제1영역을 형성하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
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