KR900015338A - 전기적으로 프로그램 가능한 반도체 메모리 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 셀의 개략적인 단면도,
제2도는 본 발명에 따른 특정 메모리 셀의 단면도(제1도에 대해 수직).
Claims (18)
- 다수의 메모리 셀중 각각의 셀은 전하 상태가 셀의 메모리 상태를 한정하는 전하-저장 영역을 갖는 필드효과 트랜지스터를 가지며, 메모리는, 각 셀에 대하여 제1전도 형태의 본체중 제1영역을 걸쳐 본체의 표면에 있는 제1절연층 부분을 갖는 반도체 본체를 구비하며, 전하 저장 영역은 제1절연층 부분의 표면을 연장하며, 각 셀에 대한 프로그래밍 수단은 제1영역을 갖구 p-n접합부를 형성하는 반대편의 제2전도 형태의 주입 영역과 전하 저장 영역에 용량적으로 결합된 제어게이트를 구비하는 전기적으로 프로그램 가능한 반도체 메모리에 있어서, 주입 영역은 전하 영역 아래이며 제1영역 아래로 되도록 본체내에 위치되는 것을 특징으로 하며, 각 셀중 트랜지스터의 최소한 하나의 드레인, 주입 영역 및 제어 게이트는 주입 영역으로부터 수직으로 제1절연층 부분을 통하여 핫 전하-캐리어에 의해 상기 셀의 전하-저장 영역이 필요한 전하 상태로 세트하도록 주입 영역에 대해 제1영역의 표면과 제어게이트를 바이어스 하기 위하여 상기 셀에 프로그래밍 전압을 인가하는 접속수단을 구비하며, 제1영역을 프로그래밍 전압을 인가할때 주입 영역으로 제1영역의 두께를 수직으로 가로질러 공핍층을 통하는 핀치드로우를 형용하기 위하여 주입 영역 상부에서 제1전도 형태의 충분히 낮은 도핑농도를 갖는 것을 특징으로 하며, 제1절연층 부분에 주입되지 않은 핫 전하 캐리어는 셀의 프로그래밍 동안 상기 셀의 트랜지스터 드레인으로 접속수단을 통해 제거되는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제1항에 있어서, 제1전도 형태의 높은 도핑 농도를 갖는 최소한 하나의 경계 영역은 각 셀의 제1영역의 최소한 한 측면에 존재하며, 제l영역의 두께를 수직으로 가로지르는 핀치-드로우 동안 상기 측면에서 공핍층의 가로 확장을 제한하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제2항에 있어서, 경계 영역은 표면에 대한 주입 영역의 기생 접속을 방지하기 위하여 주입 영역의 주변 부분의 상부에 존재하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제2또는 3항에 있어서, 각 셀은 표면에서 삽입 필드 절연층 패턴에 의해 한정되며 제1영역을 포함하는 아일런드 부분을 본체에서 구비하는 특징이 있으며, 경계 영역은 아일런드 부분의 최소한 한 측면에서 삽입 필드 패턴에 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제4항에 있어서, 주입 영역은 아일런드 부분의 두 마주하는 면사이에서 제1영역 아래로 연장하는 특징이 있으며, 경계 영역은 상기 두 마주하는 면에 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제4 또는 5항에 있어서, 주입 영역에 대한 결합 수단은 필드 패턴의 증간 부분 아래로 연장되는 제2전도 형태의 매입된 층을 구비하는 특징이 있으며 경제 영역은 상기 중간 부분의 한 면에 인접하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제2내지 6항중 어느 한 항에 있어서, 각 셀의 트랜지스터는 경계 영역에 의해 제1영역으로부터 가로로 분리되는 본체 지역에 존재하는 소스 및 드레인을 구비하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제7항에 있이서, 각 셀은 마주하는 제1 및 제2끝면을 아일런드 부분을 가로로 분리하기 위하여 연장하는 아일런드 부분을 본체에서 구비하며, 제1영역 및 언더라이닝 주입 영역은 전하-저장 영역의 한 부분 아래의 제1끝면에 존재하고 전하 저장 영역의 다른 부분은 제2끝면에 존재하는 트랜지스터 소스 및 드레인 사이 최소한 한 채널 지역의 상부로 연장하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제2내지 7항중 어느 한 항에 있어서, 각 셀의 트랜지스터는 제1전도 형태의 높은 도핑 농도의 경계 영역에서 각각 형성되는 제2전도형의 소스 및 드레인 영역을 구비하고, 경계 영역은 각 소스 및 드레인 영역 아래로 연장하며 전하-저장 영역 아래인 트랜지스터의 채널 지역에서 상호 분리되는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제2내지 4항중 어느 한 항에 있어서, 각 셀의 트랜지스터는 제1전도 형태의 높은 도핑 농도의 경계 영역에서 제2전도 형태의 드레인 영역을 구비하고 트랜지스터는 주입 영역에 접속된 제2전도 형태의 소스 영역을 구비하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제10항에 있어서, 전하 저장 영역은 소스와 드레인 영역 사이에서 트랜지스터 채널 길이의 한 부분만 연장하는 특징이 있으며, 절연된 게이트는 트랜지스터 채널 길이의 나머지를 연장하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제11항에 있어서, 상기 절연된 게이트는 메모리 셀의 삭제 게이트를 제공하기 위해 전하-저장 영역에 용량적으로 결합되는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 성행항증 어느 한항에 있어서, 각 셀은 본체의 아일런드 부분을 구비하고 두개의 인접한 셀의 아일런드 부분은 두 인접 셀의 주입 영역에 공통 접속을 형성하는 제2전도 형태의 접속 영역에 상호 인접하는 것을 특징으로 하는 프로그램 가능한 반도체 메모리.
- 제13항에 있어서, 제2전도 형태의 접속영역은 4개의 다른 인접 아일런드 부분(상기 두개의 아일런드에 부가하여)으로 연장하여 상기 4개의 아일런드 부분 각각에서 트랜지스터의 소스 및 드레인 접속을 형성하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 성행항중 어느 한 항에 있어서, 제어 게이트는 전하-저장 영역을 걸쳐 제2절연층 부분에 존재하며, 전하 저장 영역은 제1 및 제2절연층 부분 사이에서 플로우텅 게이트인 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제15항에 있어서, 각 메모리 셀은 삭제 전압을 삭제 게이트에 인가함으로서 상기 셀의 메모리 상태의 전기적 삭제를 허용하기 위하여 전하-저장 영역을 걸쳐 제2절연층상에 제공되는 삭제 게이트를 구비하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 제1내지 15항중 어느 한 항에 있어서, 각 메모리 셀은 전하 저장 수단에 대한 제어 게이트의 용량성 결합보다 작은 용량성 결합에 의해 전하 저장 영역 접속되는 삭제 게이트와, 삭제 전압을 삭제 게이트에 인가하는 접속 수단을 구비하여, 프로그래밍 전압에시 주입 영역과 제1영역의 표면을 바이어스하고 낮은 전압에서 제어 게이트를 바이어스 하면서 상기 셀의 프로그램된 전하 상태에 대하여 전기적 삭제를 허용하고, 그리고 메모리 상태의 과도한 삭제에 대비하여 보상하기 위해 전하 저장 영역에서 주입 영역으로 핫 캐리어 주입을 허용하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.
- 선행 항중 어느 한 항에 있어서, 주입 영역은 본체의 p형 부분을 갖는 주입된 n형 웰을 구비하고, 얇게 주입된 p형 웰은 p형 부분에 가로로 인접하여 형성되고 n형 웰 지역에서 한 부분을 오버랩 및 오버 도프 하여 주입 영역 상부에서 제1영역을 형성하는 것을 특징으로 하는 전기적으로 프로그램 가능한 반도체 메모리.※참고사항:최초출원 내용에 의하여 공개하는 것임.
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