KR20060042165A - 불휘발성 반도체 메모리 장치와 그 전하 주입 방법, 및, 전자 장치 - Google Patents
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Abstract
전하 주입 방법에 있어서 핫 캐리어(hot carrier)의 발생 효율을 높인다. 메모리 트랜지스터의 전하 축적층에, 기입시에 전자를 주입하고, 소거시에 정공을 주입한다. 이러한 전하의 주입시에, 소스 영역의 전압을 기준으로 하고 드레인 영역에 정의 전압을 인가하고, 주입하려고 하는 전하에 대응하는 극성의 전압을 게이트 전극에 인가한다. 이 때 본체 영역에 대해서는, 소스 전압과 드레인 전압의 사이의 전압치를 가지며, N형의 소스 영역과 P형의 본체 영역에 의해 형성되는 다이오드를 온(ON)시키는 전압을 인가한다. 기생 바이폴러 트랜지스터가 온 으로 되어, 이것에 의해 드레인측에서 임펙트 이온화가 생겨 주입 전하량이 증가한다.
Description
도 1a는, 본 발명의 실시의 형태에 있어서, 본 발명의 전하 주입 방법을 이용하는 기입동작 예의 설명도이며, 도 1b는 소거 동작 예의 설명도이다.
도 2는, 본 발명의 실시의 형태와 관련되는 MONOS 트랜지스터의 단면도이다.
도 3a는, 본 발명의 실시에 적절한 패턴을 가지는 MONOS 트랜지스터의 평면도이며, 도 3b는, 채용 가능한 다른 패턴을 가지는 MONOS 트랜지스터의 평면도이다.
도 4a는, 본 발명의 실시의 형태와 관련되는 불휘발성 메모리 장치의 간략화한 전체 구성을 나타내는 도면이며, 도 4b는, 본 발명의 실시의 형태와 관련되는 전자 장치의 간략화한 구성을 나타내는 도면이다.
도 5a는, 종래의 바이어스 조건에 의해 CHE를 주입하는 동작의 설명도이며, 도5b는, 종래의 바이어스 조건에 의해 핫 홀을 드레인단으로부터 주입하는 동작의 설명도이다.
본 발명은, 소스 영역과 드레인 영역에 다른 전압을 인가해 실시하는 불휘발성 반도체 메모리 장치(플래시 EEPROM)의 전하 주입 방법, 불휘발성 반도체 메모리, 및, 이것을 내장하고 있는 전자 장치에 관한 것이다.
불휘발성 메모리의 일종인 플래시 EEPROM는, 전하 축적층의 전하 축적 상태에 대응하는 데이터 기억을 실시한다. 플래시 EEPROM는, 전하 축적층에 축적되고 있는 전하가 도전성 폴리 실리콘으로 구성되는 게이트 구조를 가지는 것(FG형)과 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)로 대표되는 전하 축적층의 도전성이 지극히 낮은 게이트 구조를 가지는 것이 존재한다. FG형에서는, 예를 들어 채널 전면으로부터 전자를 주입해, 게이트 산화막내를 터널링시키고, 그 게이트 산화막상에 설치되고 있는 전하 축적층(FG：플로팅 게이트)에 전자를 축적시킨다(예를 들어, 특허 문헌 1참조).
특허 문헌 1에 기재되어 있는 전하 주입 방법에서는, 소스 및 드레인이 되는 불순물 확산영역을 플로팅으로 한 상태에서 게이트 전극에 약 18V와 같은 높은 전압을 인가한다. 그 때, 채널이 형성되는 웰은 0V가 인가되지만, 메모리 셀 어레이의 구조상 게이트에 18V가 인가되는 비선택의 메모리 트랜지스터에 있어서, 웰에 부전압(－1 ~ －2 V)을 인가해서 잘못된 전하 주입을 방지하고 있다.
그런데 불휘발성 메모리를, 기존의 MOS 혹은 BiCMOS 프로세스에 의해 형성되어 있는 논리부등과 동일 칩에 혼재하는 경우(이하, 논리 혼재 메모리라고 한다), 특히 FG형의 경우는 전하 축적층으로서 폴리 실리콘이 여분의 층으로 요구되는 경 우에, 논리부와 메모리부는 게이트 구조상 상당히 다르며, 불휘발성 메모리 형성을 위해서 특별히 포토마스크(photomask)가 필요하고, 공정수도 큰 폭으로 증가한다. 또, FG형에서는, 게이트 산화막(터널 산화막)을 얇게 할 수 없고, 혹은, 채널에 대한 게이트의 결합 용량이 크게 되므로 저전압화가 어렵다.
이것에 대해서 MONOS형 게이트 구조를 논리 혼재 메모리에 적용하면, 그 MONOS트랜지스터의 전하 축적층이 산화막에 삽입된 질화막으로 구성되어 있으므로, 폴리 실리콘의 레이어수가 논리부와 같도록 할 수 있어 논리부와 메모리부와의 게이트 구조상의 공통성이 비교적 높고, 포토마스크(photomask) 매수나 공정수의 증가는 근소하게 된다.
그런데 , 플래시 EEPROM의 경우, 그 데이터의 기입 전압 및 소거 전압이 높으면 내장되고 있는 전압 발생 회로에 고내압의 MOS 트랜지스터가 필요하게 된다. 이 점은 FG형과 MONOS형에 공통된 과제이며, 그 의미에서는 MONOS형에 대해서도, 논리부와 불휘발성 메모리와의 혼재를 실현하려고 하면, 역시 포토마스크(photomask)매수나 공정수의 어느 정도의 증가는 피할 수 없다. 따라서, 특히 논리부와 불휘발성 메모리를 혼재시킨 LSI등에서는, 고내압 트랜지스터가 불필요하게 하고 포토마스크(photomask) 매수나 공정수의 증가를 극력 억제하기 위해서, 기입 전압 및 소거 전압의 저전압화가 검토되고 있다(예를 들어, 특허 문헌 2 참조).
특허 문헌 2에 기재되어 있는 전하 주입 방법에서는, 기입 전압이나 소거 전압을 게이트와 웰에 다른 극성으로 분할해 부여함으로써, 웰에 정 또는 부의 전압을 가한다. 이 전하 주입 방법은, 특허 문헌 1의 경우와 같게, 소스 영역과 드 레인 영역을 동일한 전위로 유지한 상태에서 채널전면으로부터 전하를 전하 축적층에 주입한다.
그런데, MONOS 트랜지스터는 전하 축적층의 도전성이 지극히 낮으므로 국소적 전하 주입이 가능하고, 그 때문에 적합한 전하 주입 방법으로서 이른바 CHE(Channel Hot Electron) 주입법이 알려져 있다.
도 5a는, CHE를 주입하는 동작의 설명도이다.
도 5a에 도시된 바와같이, P형 반도체로 구성되는 본체 영역(기판의 일부 또는 웰)(100)에, 산화막(101A), 전하 축적층으로서의 질화막(101B) 및 산화막(101C)으로 구성되는 적층 절연막(101)이 형성되며, 그 위에 게이트 전극(102)이 형성되고 있다. 게이트 전극(102)에 일부 겹치는 2개의 N형의 LDD(lightly doped drain) 영역(103s) 및, (103d)이, 서로 떨어진 본체 영역(100)의 위치에 형성되고 있다. 게이트 전극(102)의 양측벽에, 절연체로 구성되는 스페이서(104s 및 104d)가 형성되고 있다. 스페이서(104s)에 의해 위치가 규정되는 본체 영역(100)의 표면측 부분에, N형 불순물 영역으로 구성되는 소스 영역(105s)이 형성되어 있으며, 마찬가지로, 스페이서(104d)에 의해 위치가 규정되는 본체 영역(100)의 표면측 부분에, N형 불순물 영역으로 구성되는 드레인 영역(105d)이 형성되고 있다.
이러한 소스 영역(105s), 드레인 영역(105d), 게이트 전극(102) 및 본체 영역(100)의 각각은, 도시되지 않은 컨택트부 및 배선을 통해, 각각 적합한 전압(Vs, Vd, Vg, Vb)이 인가 가능해지고 있다.
이러한 구조의 MONOS 트랜지스터에 있어서, 전하 축적층으로서의 질화막(101B)은, 상하의 산화막(101A)과 (101C)와의 경계면 부근에서 특히 전하 트랩 밀도가 높다.
그 전하 트랩에 전자를 주입해 포획하는 상태와 포획되고 있는 전자를 소거한 상태에서는, 해당 MONOS 트랜지스터의 임계치 전압이 변화한다. 그러므로, 그 임계치 전압의 변화를 데이터의 2치 상태에 대응시키고, 해당 MONOS 트랜지스터에 데이터의 기억이 가능해진다.
전자를 주입하는 동작을 기입이라고 정의하는 경우, 기입 동작에서는, 소스 영역(105s)의 전압 Vs를 접지 전압 GND(=0 V)으로 하고, 이것을 기준으로 하여 드레인 영역(105d)에 정전압 Vd(＋), 게이트 전극(102)에 정전압 Vg(＋)를 인가한다. 이 때 본체 영역(100)은 소스 영역(105s)과 같은 접지 전압 GND로 보관 유지된다.
이러한 바이어스 조건아래, 소스 영역(105s)으로부터 채널 CH에 공급된 전자가 드레인 영역(105d)을 향하여 흐르며, 그 한 중간에 가로방향 전계에 의해 가속된다. 그리고, 가장 전계가 높은 드레인측 LDD 영역(103 d)의 단부 부근에서 고에너지 전자(핫 일렉트론 : hot elkectron)이 발생해, 그 일부가, 산화막(101A)등에 의한 에너지 장벽을 넘어 적층 절연막 (101)의 내부로 들어가게 되어, 산화막(101B)의 드레인 단부를 중심으로 하는 영역의 전하트랩에 포획된다.
이 기입 후에 임게치 전압은, 적층 절연막(101)에 포획된 전자와 독출시에 게이트 전극(102)에 인가되는 정전압과의 상쇄에 의해, 기입전의 임계치 전압보다 커진다.
데이터의 소거는, 포획되고 있는 전자의 전하량을 제로 또는 충분히 작게 하여 달성할 수 있고, 전자를 전계에 의해 뽑아 내는 방법 외에, 역극성의 전하(정공)를 주입해 전자와 전기적으로 상쇄시키는 방법이 있다. 도 5b는 정공을 주입하는 소거 동작예를 나타내는 도면이다.
이 경우, 전술한 기입의 경우와 같게, 소스 영역(105s) 및 본체 영역 (100)을 접지 전위 GND로 보관 유지하며, 드레인 영역(105d)에 소정의 정전압 Vd(＋)를 인가한다. 다만, 게이트 전극(102)에 대해서는, 기입시와 역극성(inverse polarity)의 부전압 Vg(－)를 인가한다. 이 때, 게이트 전압 Vg(－)가 부(네가티브(-))가 되므로 채널이 형성되지 않고, 드레인 전압 Vd(＋)가 모두 드레인 영역(105d) 및 LDD 영역(103d)에 인가된다.
그 결과, 부전압 인가의 영향을 받는 게이트 전극(102)의 하부의 영역을 중심으로 하는 LDD영역(103d)의 표면부에 정공의 축적층이 형성되어 이 정공이 가로방향 전계에 의해 드리프트 하면서 수직 방향 전계에 의해 가속되어 고에너지 전하(HH：핫 홀)가 되어, 산화막(101A)등에 의한 에너지 장벽을 넘어 적층 절연막(101)의 내부에 뛰어들어, 산화막(101B)의 드레인 단부를 중심으로 하는 전자의 축적 영역에 들어간다. 기입시에 포획되어 있는 전자는, 이 소거시에 주입되는 정공과 재결합하여, 해당 MONOS 트랜지
스터의 임계치 전압은 기입동작을 실시하기 전의 값으로 돌아온다.
이러한 소스 영역과 드레인 영역에 다른 전압을 주어 데이터를 기입 및 소거 하는 방법은, MONOS형에 한정하지 않고 FG형에서도 적용 가능하다.
그런데 , 플래시 EEPROM의 논리 혼재화의 요구의 배경에 대해서는, 포토 마스크 매수나 공정수의 증가를 매우 억제하기 위해서, 새로운 저전압화를 도모할 필요가 있다. 그 경우, 전술한 CHE 주입이나 HH주입등과 같이 소스 영역과 드레인 영역에 다른 전압을 부여해 실시하는 전하 주입 방법에서는, 낮은 동작 전압을 위해서 핫 캐리어의 발생 효율이 저하하고, 기입 시간이나 소거 시간이 길어져 버린다고 하는 과제가 있다.
본 발명이 해결하려고 하는 과제는, 소스 영역과 드레인 영역에 다른 전압을 부여해 실시하는 전하 주입 방법에 있어서, 동작 전압이 낮은 경우에도 핫 캐리어의 발생 효율을 높이는 데에 있다.
본 발명에 따르면, 반도체 기판내에 형성되거나, 또는, 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 이간해 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함한 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하는 메모리 트랜지스터를 가지며, 상기 메모리 트랜지스터의 전하 축적층에 전하를 주입하여 데이터의 기억 상태를 변화시키는 불휘발성 반도체메모리 장치의 전하 주입 방법이 제공된다. 상기 방법은, 상기 전하의 주입시에, 상기 소스 영역 및 상기 드레인 영역에 다른 전압을 인가하는 단계와, 상기 소스 영역과 드레 인 영역에 각각 인가되어 서로 다른 전압 사이의 전압치를 가지며, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성되는 다이오드를 온 시키는 전압을 본체 영역에 인가하는 단계와, 주입하려고 하는 전하에 대응하는 극성의 전압을 상기 게이트 전극에 인가하는 단계를 구비한다.
자세히 설명하자면, 상기 전하 축적층에 정공을 주입하는 경우, 상기 소스 영역과 상기 드레인 영역의 한편을 기준으로 하여 다른 편에 정전압을 인가하며, 상기 정전압보다 낮은 정전압을 상기 본체 영역에 인가하고, 상기 게이트 전극에 부전압을 인가한다.
즉, 상기 전하 축적층에 전자를 주입하는 경우,
상기 소스 영역과 상기 드레인 영역의 한편을 기준으로 하여 다른 편에 정전압을 인가하고, 상기 정전압보다 낮은 정전압을 상기 본체 영역에 인가하며, 상기 게이트 전극에 정전압을 인가한다.
본 발명에 따르면, 반도체 기판내에 형성되거나, 또는, 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 이간해 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함한 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하는 메모리 트랜지스터로 구성되는 불휘발성 반도체 메모리 장치가 제공된다. 상기 불휘발성 반도체 메모리 장치는, 상기 전하 축적층의 전하 축적 상태를 변화시켜 상기 메모리 트랜지스터의 동작을 기억하는 데이터를 제어하는 주변 회로를 구비한다. 상기 주변 회로가 생성하는 전압 가운데, 상기 소스 영역 및 상기 드레인 영역에 다른 전압을 인가하고, 상기 게이트 전극에 게이트 전압을 인가함으로써 상기 전하 축적층에 전하를 주입할 경우에 상기 본체 영역에 공급되는 전압치가, 소스 영역에 공급하는 소스 전압과 드레인 영역에 공급하는 드레인 전압의 사이에서 설정되어, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성되는 다이오드를 온 시키는 전압값으로 된다.
불휘발성 반도체 메모리 장치에서는, 상기 소스 영역 및 드레인 영역에 다른 전압을 공급했을 때에 상기 본체 영역을 흐르는 전류 경로가 드레인 영역측에서 좁아지도록, 상기 본체 영역의 표면측 부분의 평면형 상태가 설정되어 있다.
본 발명에 따르면, 불휘발성 메모리 장치를 탑재하고 있는 전자 장치가 제공된다. 상기 불휘발성 메모리 장치는, 반도체 기판내에 형성되어 또는, 기체에 지지를 받고 있는 반도체층으로 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 이간하여 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하며, 상기 전하 축적층에 전하를 주입할 때에, 상기 본체 영역, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극에 각각 인가되는 전압을 발생기키고, 불휘발성 반도체 메모리 장치에 공급하는 전압 공급회로가 해당 전자 장치내에 설치되어 있으며, 상기 본체에 공급되는 전압치가, 상기 소스 영역에 공급하는 소스 전압과 드레인 영역에 공급하는 드레인 전압의 사이의 전압으로 설정되 어, 제 2도전형의 소스 영역과 제 1 도전형의 본체 영역에 의해 형성되는 다이오드를 온 시킨다.
본 발명의 불휘발성 반도체 메모리 장치 및 그 전하 주입 방법에 의하면, 소스 영역이 제 1도전형, 본체 영역이 제 2도전형이며 양자는 접촉하고 있다. 또한, 제 2도전형의 본체 영역의 다른 부분에서 제 1도전형의 드레인 영역이 접촉하고 있다. 전하 주입시에, 소스영역과 드레인 영역이 각각 다른 전압으로 보관 유지되어 그 사이의 본체 바이어스 전압을 본체 영역에 인가한다. 이 때, 본체 바이어스 전압은 소스 영역과 본체 영역과의 접촉 부분에 형성되고 있는 접촉영역(PN접합)에서 형성된 다이오드를 온 시키는 범위의 전압치를 가진다. 이 때문에, 예를 들어 해당 메모리트랜지스터가 N채널형의 경우, 즉 소스영역과 드레인 영역이 N형, 본체 영역이 P형인 경우에, 소스 영역을 이미터, 본체 영역역을 베이스, 드레인 영역을 콜렉터로 하는 NPN형의 기생 바이폴러 트랜지스터가 동작한다. 그 결과, 본체 영역내부에 전류가 흐르지만, 각 전압치를 적절히 설정하면, 그의 전류에 기인해 드레인 영역 근방에서 전자와 정공의 쌍이 발생한다. 이 전자-정공 쌍중에서, 게이트 전극에 인가되고 있는 전압과 역극성의 전하는, 게이트 전극에 끌어들일 수 있어 높은 에너지를 얻고, 적층 절연막내부에 주입되어 전하 축적층에 포획된다.
그러므로, 본체 바이어스 전압이 인가되어 있지 않은 종래의 경우에도 전하 축적층에 주입되는 전하와는 별도로, 상술한 바이폴러 트랜지스터가 온 하는 것에 기인해 발생한 전하가, 적층 절연막내에 주입된다. 따라서 전하의 주입 효율이 향상해, 낮은 동작 전압에서도 소정의 임계치의치 전압변화를 일으키기 위한 전하 주입 시간이 짧아진다. 또, 전하 주입 시간이 동일하다면, 보다 낮은 동작전압에서 전하주입이 가능하게 된다.
그러므로, 본 발명과 관련되는 전자 장치에 의하면, 상기한 고속으로 저전압화가 가능한 전하 주입을 실현하기 위한 각종 전압 가운데, 적어도 본체 바이어스전압을 발생시켜 불휘발성 반도체 메모리 장치에 공급하는 전압 공급 회로가 전자 장치에 내장되어 있다.
본 발명과 관련되는 불휘발성 반도체 메모리 장치 및 그 전하 주입 방법에 의하면, 본체 바이어스 전압이 인가되어 있지 않은 종래의 경우에도 본체 영역에 전압을 공급하기 위한 단말이 제공되는 한, 본 발명의 전하 주입 방법은, 같은 전자 장치에 내장되어 있는 본체 바이어스 전압의 공급 회로에 그 불휘발성 반도체 메모리 장치를 접속함으로써 인가된다. 결과적으로, 데이터 재기입 속도가 높은, 혹은 저전압 동작이 가능한 전자 장치를 실현할 수 있다.
이하, 본 발명의 실시의 형태를, N채널형의 MONOS 트랜지스터를 가지는 플래시 EEPROM을 예로서 도면을 참조하면서 설명한다.
한편 본 발명은, MONOS형 이외의 게이트 전극 구조를 가지는 메모리 트랜지스터에도 적용할 수 있다. 예를 들어, FG형, 이른바 MNOS(Metal-Nitride-Oxide-Semiconductor)형태, 도전성 미립자를 적층 절연막내에 매입한 나노 크리스탈형등의 게이트 구조를 가지는 메모리 트랜지스터에 널리 본 발명은 적용 가능하다. 또, N채널형에 한정하지 않고 P채널형에도 적용할 수 있다. 그 경우, 이하의 설명에서 말하는 불순물이나 채널의 도전형을 역극성으로 하고, 소스 영역과 드레인 영역의 전압의 극성을 바꿈으로써 이하의 설명이 유추 적용된다.
도 2는, MONOS 트랜지스터의 단면도를 도시하고 있다.
도 2에 도시한 MONOS 트랜지스터 1은, 제 1 도전형(P형)을 가지는 반도체로 구성되는 본체 영역(2)에 형성되어 있다. 여기서 본체 영역(2)의 형태는, P형 반도체 기판의 일부, 반도체 기판에 필요에 따라서 다른 웰을 통해 형성되어 있는 P형 웰, 혹은, 기판에 지지를 받고 있는 P형 반도체층(예를 들어 SOI(Silicon-On-Insulator) 층)등이 -있다.
본체 영역(2)의 표면에, 제 1산화막(3A), 전하 축적층으로서의 질화막(3B) 및 제 2산화막(3C)으로 구성되는 적층 절연막(3)이 형성되며 그 위에 게이트 전극(4)이 형성되어 있다.
질화막(3B)은, 제 1 및 제 2산화막(3A, 3C)보다 전하 트랩 밀도가 높은 재료로 구성되며, 전하 주입시에 전하 축적층으로서 기능한다. 한편, 엄밀하게는 제 1 및 제 2산화막(3A, 3C)에도 전하가 포획되지만, 그 절대량이 질화막(3B)에 비해 적기 때문에 질화막(3B)을 전하 축적층이라고 칭하고 있다.
제 1 및 제 2산화막(3A, 3C)은, 본체 영역(2) 혹은 게이트 전극(4)으로부터 질화막(3B)을 전기적으로 분리해, 전하 보관 유지시에 질화막(3B_중에 전하를 가두는 역할을 담당한다. 제 1 및 제 2산화막(3A, 3C)은, 질화막(3B)과 전하 트랩 밀도차이를 가져 전위 장벽으로서 기능한다면 다른 막, 예를 들어 산화 질화막등으 로 치환가능하다. 또한, 질화막(3B)나 전하 트랩 밀도가 높은 금속 산화막등에 의해 치환가능하다.
게이트 전극(4)에 일부 겹치는 2개의 N형의 LDD(lightly doped drain) 영역(5s 및 5d)가, 서로 떨어진 본체 영역(2)의 위치에 형성되어 있다. 또한, 드레인측의 LLD영역(5d)의 단부 부근에서 소스 측으로 연장되도록 형성되어 있으며, P형 불순물 영역으로 구성되는 포켓 영역(6)이 형성되어 있다. 포켓 영역(pocket region : 6)은 기울기(oblique) 이온 주입등에 의해 P형 불순물을 주입하는 것에 의해 형성된다. 이 때의 이온 주입 투입량을 최적화하고, 최종적으로 포켓 영역(6)의 P형 불순물 농도가, 본체 영역의 P형 불순물 농도보다 필요한 만큼 높아지도록 조정된다. 이러한 포켓 영역(6)이 존재하면, 드레인측의 LDD 영역(5d)의 단부로 P형태 불순물 농도가 국소적으로 높아지므로, 동작 전압 인가시에, 그 부분에서의 공핍층에 반비례하여 가로 방향 전계의 집중성이 높아진다. 이것은 전하주입 효율의 향상에 기여하므로, 포켓 영역(6)의 형성은 바람직한 것이지만, 본 발명에서는 포켓 영역(6)을 설치하는 것이 필수의 요건은 아니므로, 그 생략도 가능하다.
게이트 전극(4)의 양측벽에, 절연체로 구성되는 스페이서(7s 및 7d)가 형성되어 있다. 스페이서(7s)에 의해 위치가 규정되는 본체 영역(2)의 표면측 부분에, N형 불순물 영역으로 구성되는 소스 영역(8s)이 형성되며, 마찬가지로, 스페이서(7d)에 의해 위치가 규정되는 본체 영역(2)의 표면측 부분에, N형 불순물 영역으로 구성되는 드레인 영역(8d)이 형성되어 있다.
소스 영역(8s) 및 드레인 영역(8d)은, N형 불순물을 비교적 고농도로 이온 주입함으로써 형성되지만, 이 때 스페이서(7s, 7d) 및 게이트 전극(4)이 자기 정합 마스크층으로서 기능하고, 소스 영역(8s) 및 드레인 영역(8d)의 위치가 정해진다. 또한, LDD 영역(5s 및 5d)은, 스페이서(7s, 7d)를 형성하기 전에 N형 불순물을 이온주입함으로써 형성되지만, 그 농도는 통상, 소스 영역(8s)이나 드레인 영역(8d)보다 낮게 설정된다. 게다가, LDD 영역(5s 및 5d)는, 각각 게이트 전극(4)의 단부와 평면 패턴으로 겹치고 있다. 이것은, 후술하는 정공의 주입시에, 게이트의 전계가 드레인에 이르기 쉽게 하고, 낮은 드레인 전압으로 정공의 발생을 가능하도록 하기 위한 것이다.
한편, 게이트의 전계가 드레인에 이르기 쉽게 하기 위해서, LDD 영역 (5d)은 드레인 영역(8d)으로부터 게이트 전극 단부의 바로 밑으로 연장되면 충분하다는 것을 주목하자. 그 의미에서는, 농도의 대소관계를 시사하지 않는 「연장 영역」이라고 칭해지는 경우가 있다. 이 경우, 연장 영역의 N형 불순물 농도가 드레인 영역(8d)의 N형 불순물 농도보다 낮을 필요는 반드시 없다
이러한 소스 영역(8s), 드레인 영역(8d), 게이트 전극(4) 및 본체 영역(2)의 각각은, 도시하지 않은 컨택트부 및 배선을 통해, 각각의 동작에 적절한 전압 Vs(소스 전압), Vd(드레인 전압), Vg(게이트 전압), Vb(본체 바이어스전압)이 인가 가능해지고 있다.
이러한 구조의 MONOS 트랜지스터가 행렬 상태로 다수 배치되고, 해당 불휘발성 반도체 메모리 장치의 메모리 셀 어레이가 구성되어 있다.
각 MONOS 트랜지스터에 있어서, 전하 축적층으로서의 질화막(3B)은, 상하의 제 1 및 제 2산화막(3A, 3C)와의 경계면 부근에서 전하 트랩 밀도가 높다. 그 전하 트랩에 전자를 주입하여 포획시킨 상태와 포획되고 있는 전자를 소거한 상태에서는, MONOS 트랜지스터의 임게치 전압이 변화한다. 이 때문에, 임계치 전압의 변화를 데이터의 2치 상태에 대응시키고, 해당 MONOS 트랜지스터에 데이터의 기억이 가능하다. 다만, 임계치의 상대적 변화를 검출할 수 있으면 2치 또는 다치(multi-value)의 기억 데이터의 독출은 가능하므로, 어떠한 상태를 기입상태로 하고, 어떠한 상태를 소거상태로 하느냐 하는 것은 정의(definition)의 문제이다.
본 실시의 형태는, 전하 주입시의 바이어스 전압 설정에 의해서 소스 영역(8s)을 이미터로 하고, 드레인 영역(8d)을 콜렉터로 하며, 본체 영역(2)을 베이스로 하는 기생 바이폴러 트랜지스터를 동작시키는 것이다.
본 실시예에서는, 이 바이폴러 동작을 이용하는 전하 주입을 기입과 소거의 적어도 한편에 이용한다. 보다 상세하게는, (1) 바이폴러 동작을 이용하는 전자 주입에 의해 기입이 수행되고, 바이폴러 동작을 이용하는 정공 주입에 의해, 축적된 전자를 상쇄함으로써 소거가 실시되는 경우, (2) 바이폴러 동작을 이용하는 전자 주입에 의해 기입을 실시하고, 해당 전자를 도출함으로써 소거를 실시하는 경우, (3) 바이폴러 동작을 이용하는 정공 주입에 의해 기입을 실시하고, 바이폴러 동작을 이용하는 전자 주입에 의해, 축적된 정공을 상쇄함으로써 소거를 실시하는 경우, (4) 바이폴러 동작을 이용하는 정공 주입에 의해 기입을 실시하고, 해당 정공을 도출하여 소거를 실시하는 경우의 실시형태가 있다. 또한, 소거는, 메모 리 트랜지스터가 행렬 상태로 배치되어 있는 메모리 셀 어레이의 일괄 소거, 메모리 셀 어레이가 복수의 블록으로 구성되어 있는 경우에, 그 블록 또는 메모리 셀 행을 단위로 하는 소거, 혹은, 비트마다의 소거중 어느 것이라도 될 수 있다.
이하, 상기 (1)의 경우를 예로서 바이어스 전압의 설정예와 동작을 설명한다. 도 1a에 기입 동작의 설명도를 도시하고 있다.
전자 주입에 의한 기입 동작에서는, 소스 영역(8s)의 소스 전압(Vs)을 접지 전압(= 약 0 V)으로 하고, 이것을 기준으로 하여, 드레인 영역(8d)에 정(positive)의 드레인 전압 Vd, 게이트 전극(4)에 정의 게이트 전압 Vg를 인가한다.
이 때 본체 영역(2)에 있어서, 소스 전압(Vs)과 드레인 전압(Vd)의 사이에서, 그리고, 소스 영역(8s)과 본체 영역(2)과의 PN접합에서 다이오드를 순방향으로 바이어스하여 온 시켜 본체 바이어스전압(Vb)을 인가한다. 이 때 드레인 영역(8d)과 본체 영역(2)과의 PN접합에서 다이오드가 역방향으로 바이어스되고 공핍층이 확산된다. 드레인 전압 Vd 및 게이트 전압 Vg의 전압치는, 트랜지스터의 최소 치수나 사용 전원 전압의 변천에 의해도 변화되므로, 어느 것이라도 가능하며, 일례를 든다면 드레인 전압 Vd=4.5V, 게이트 전압 Vg=5V이다. 본체 바이어스Vb의 전압치는 상기 요건을 채우는 범위에서 어느 것이라도 가능하다. 소스측의 다이오드의 턴온 전압(순방향 전압 Vf)에 의해서도 영향을 받지만, 이 Vf가 0.7~0.8 V정도 될 때에, 그것보다 근소하게 높은 Vb=0.8~1.0 V정도에서 해당 다이오드가 온 하며, 그것에 의해 충분한 효과를 얻을 수 있다.
이 바이어스 조건하에서, 통상의 CHE 주입동작 뿐만 아니라 바이폴러 동작이 동시에 일어난다.
CHE 주입 동작에서는, 소스 영역(8s)으로부터 채널 CH에 공급된 전자가 드레인 영역(8d)을 향해 흘러 그 한중간에서 가로방향 전계에 의해 가속된다. 이 때, 포켓 영역(6)의 존재에 의해, 이 가로방향 전계의 집중성이 좋고, 그 포켓 영역(6)부근에서 고에너지 전자(핫 일렉트론)가 발생해, 그 일부가, 제 1 산화막(3A)등에 의한 에너지 장벽을 넘어 적층 절연막 (3)의 내부로 들어가, 질화막(3B)(전하 축적층)의 드레인 단부를 중심으로 하는 영역의 전하 트랩에 포획된다.
한편, 바이폴러 동작에서는, 이미터로서의 소스 영역(8s)으로부터 전자가 본체 영역(2)안으로 공급되어 본체 영역내부에서 가속되면서 콜렉터로서의 드레인 영역(8d)의 공핍층층에 공급된다. 이 때문에 임펙트 이온화가 일어나, 그 결과, 고에너지의 정의 홀(hole)과 전자의 쌍을 발생시킨다. 이것에 의해 발생한 정공은, 정의 드레인 전압 Vd에 당겨져 드레인 영역(8d)에 흡수된다. 이것에 대해, 임펙트 이온화에 의해 발생한 전자는, 그 일부는 정의 본체 바이어스전압 Vb에 의해 본체 영역(2)내에 흩어지지만, 나머지 전자는, 비교적 높은 정의 게이트 전압 Vg에 이끌려 가속되면서, 한층 더 높은 에너지를 얻어 핫 일렉트론이 되어, 제 1산화막(3A)등에 의한 에너지 장벽을 넘어 적층 절연막(3)의 내부로 들어가고, 질화막 (3B)(전하 축적층)의 드레인 단부를 중심으로 하는 영역의 전하 트랩에 포획된다.
이와 같이, 통상의 CHE 주입에 의한 전하 뿐만 아니라, 바이폴러 동작에 기인하는 전자도 주입되므로, 단위시간당 전자 주입량이 증가하여, 주입 효율이 높아 진다. 이 고효율 전자 주입 동작에 의해, 해당 MONOS 트랜지스터의 임계치 전압이 상승한다. 보다 상세하게는, 그 후에 데이터의 독출 동작을 실시하면, 해당 MONOS 트랜지스터의 기입후의 임계치 전압은, 적층 절연막(3)에 포획된 전자와, 독출시에 게이트 전극(4)에 인가되는 정전압과의 상쇄에 의해 정해진다. 다만, 그 기입 후의 임계치 전압의 값은, 전자가 포획되어 있지 않은 상태에서의 독출 동작에 의해 얻을 수 있는 기입전의 임계치 전압보다 커진다. 이 임계치 전압의 변화의 유무를 전압 또는 전류로 변환하여 센싱함으로써, 데이터의 독출이 가능해진다.
바이폴러 동작에 의한 주입 효율의 향상을, 임계치 전압으로 정량적으로 설명하면, 예를 들면, 소거시의 임계치 전압이 2V이며, 바이폴러 동작을 이용하지 않는 통상의 CHE 주입에 의해 기입후의 임계치 전압이 6V가 된다고 한다. 본체 바이어스전압 Vb를 인가하는 것이외의 다른 전압치를 동일하게 하고, 동일한 기입 시간에서 바이폴러 동작을 이용하는 CHE 주입 기입을 실시하면, 기입후의 임계치가 6.5V까지 상승한다. 따라서, 임계치 전압을 6V로 할 때까지의 시간이 짧아져, 고속 기입이 가능해진다. 또, 기입시간을 동일하게 하면, 보다 동작 전압을 낮게 할 수 있거나 혹은, 임계치 전압의 초기의 윈도우 폭(기입상태와 소거시의 임계치 전압차이)을 크게하여 필요한 전하 보관 유지 특성이나 재기입 특성을 만족하는 시간(수명)을 길게 할 수 있다.
정공 주입에 의한 데이터 소거 동작의 설명도를, 도 1b에 도시하고 있다.
이 경우, 전술한 기입의 경우와 동일하게, 소스 영역(8s)을 접지 전위(= 약 0 V)에서 보관 유지하고, 드레인 영역(8d)에 소정의 정전압 Vd, 예를 들어 4.5~5V를 인가한다. 그리고, 기입시와 동일하게, 본체 바이어스 전압 Vb로서 본체 영역(2)에, 예를 들어 0.8~1.0 V정도의 전압을 인가한다. 이 전압치에 의해 만족되어지는 요건은, 바이폴러 동작을 위한 기입의 경우와 같다. 또한, 소거의 경우의 게이트 전압 Vg로서는, 0V의 전압 또는 기입시와 역극성의 부의 전압, 예를 들어 0 ~ －5 V가 게이트 전극 (4)에 인가된다.
이 때, 게이트 전압 Vg가 0V 또는 부(네가티브)가 되므로, 채널이 형성되지 않고, 드레인 전압 Vd가 모두 드레인 영역(8d) 및 LDD 영역(5d)에 인가된다. 그 결과, 부전압등의 인가의 영향을 받는 게이트 전극(4)의 하부의 영역을 중심으로 하는 LDD 영역(5d)의 표면부에 정공의 축적층이 형성되어 이 정공이 가로방향 전계에서 드리프트 하면서 수직 방향전계에 의해 가속되어 고에너지 전하(HH：핫 홀)가 되어, 제 1산화막(3A)등에 의해 에너지 장벽을 넘어 적층 절연막(3)의 내부로 들어가며, 질화막(3B)(전하 축적층)의 드레인 단부를 중심으로 한 전자의 축적 영역에 들어간다. 기입시에 포획되어 있던 전자는, 이 소거시에 주입되는 정공과 재결합하므로, 해당 MONOS 트랜지스터의 임계치 전압은 기입 동작을 실시하기 전의 값으로 돌아온다.
이 소거 동작에 대해서도 바이폴러 동작이 일어나지만, 게이트 전압 Vg를 부전압으로 하면, 임펙트 이온화로 생긴 정공이, 가로방향 전계에 의해 드리프트 하면서 게이트 전압에 의해 이끌리어 가속되면서 핫 홀이 되어, 전하 축적층의 전자의 축적 영역에 주입된다. 이것에 의해, 단시간만에 소거가 가능하고, 또, 소거 시간을 동일하게 한다면, 보다 저전압으로의 동작이 가능해진다.
원래 소거 동작시에 LDD 영역 표면으로부터의 핫 홀 주입 효율은, 기입 동작시의 CHE의 주입 효율보다 낮고, 이것이 소거 동작에 시간을 필요로 하는 원인이 되고 있다. 상술한 바와같이, 기입시도 소거시도 거의 똑같이 임펙트 이온화에 의해 정공과 전자의 쌍을 발생시켜, 그 한편(전자)을 기입에 이용하고, 다른 편(정공)을 소거에 이용한다. 그 경우, 원래의 방식에서는 주입 효율이 나쁜 소거시의 개선 효과가 크다. 즉, 본 발명의 적용에 의한 소거시의 바이폴러 동작에 의한 기여(효과)는, 기입시의 그것보다 크다. 실제, 소거 시간의 비교에서는, 바이폴러 동작을 시키면 소거 시간이 7자리수 이상 작아진다는 지극히 큰 효과를 얻을 수 있는 것이 확인되고 있다.
다음에, MONOS 트랜지스터의 평면 패턴에 대해 설명한다.
도 3a에, 본 실시의 형태에 적절한 평면 패턴을 가지는 MONOS 트랜지스터의 평면도를 도시하고 있다.
도 3a에 도시한 평면 패턴의 특징은, 채널 CH가 되는 본체 영역(2)의 표면측 부분의 평면 형상이 주위의 소자 분리 절연층(9)의 패턴에 의해 규정되어 드레인측에서 가늘게 되는 것이다. 즉, 소스측의 채널폭(Ws)에 비해, 드레인측의 채널폭(Wd)이 작아지고 있다. 이것에 의해, CHE 주입시의 전류 집중성이 높아져, 전자 주입효율이 높아진다고 하는 이점이 있다. 또한, 전자의 축적 영역이 드레인측의 채널폭(Wd)이 좁은 부분으로 한정되므로, 동일한 임계치 변화를 얻기 위한 주입 전하량은 작으며, 이것은 효율적이다. 이 점은, 소거시에 정공을 주입 하는 영역이 한정되어 있으므로, 장점으로 작용한다. 즉, 정공이 축적되는 LDD 영역(7d)의 면적이 작으므로, 그 부분에 전계가 집중해 주입 효율이 높아진다.
게다가 기입 및 소거시의 기생 바이폴러 트랜지스터의 임펙트 이온화의 위치들은, 이 드레인측의 좁은 부분에 집중한다. 즉, 기생 바이폴러 트랜지스터의 전류 경로를 좁게하는 효과도 있으므로, 효율이 좋다.
한편, 전류 경로가 좁아지면 채널 저항값이 높아지게 된다는 것을 주목하자. 도 3b에 도시한 바와같이, 이것이 부정적으로 영향을 미칠 때에, 소스측과 드레인측의 채널폭이 동일한 통상의 평면패턴이 될 수 있다.
도 4a에, 본 실시의 형태와 관련되는 불휘발성 메모리 장치의 간략화한 전체 구성을 도시하고 있다.
도시한 불휘발성 메모리 장치(10)는, 메모리 셀 어레이(11)를 구비하)가, 그 내부에, 상술한 구성의 MONOS 트랜지스터(1)가 다수 배치되어 있다. 특별히 도시하지 않지만, 메모리 셀 어레이(11)는 행 및 열의 방향으로 배치되어 있는 배선을 가지며, 이것에 의해서 MONOS 트랜지스터(1)에 전압을 공급하는 구성으로 되어 있다. 메모리 셀 어레이(11)의 주위에, 메모리 셀 어레이(11) 기입, 소거 및 독출을 제어하는 주변 회로(12)가 설치되어 있다. 도 4a에 있어서는, 주변 회로(12)내에 전압 공급 회로 (13)를 도시하고 있다. 이 전압 공급 회로(13)는, 본 발명의 특징인 본체 바이어스 전압 Vb를 생성하여 공급하는 구성을 가지고 있다. 게다가, 전압 공급 회로(13)는, 다른 전압(드레인 전압 Vd등 )을 생성하는 회로와 겸용하거나 또는 그 회로와 독립적으로 설치될 수 있다.
도 4a는 본 실시의 형태와 관련되는 불휘발성 반도체 메모리 장치 내부에 본체 바이어스전압을 발생시키는 기능을 가지는 경우이지만, 이 기능을, 불휘발성 반도체 메모리 장치의 외부에 설치할 수 도 있다. 다만, 그 경우에서도, 불휘발성 반도체 메모리 장치는, 본체 바이아스 전압을 인가할 수 있도록, 본체 영역과 계속적으로 접촉하게 되며, 그 전위가 배선 및 리드 단자를 통해 외부로부터 제어가능한 구성을 가지고 있을 필요가 있다.
도 4b는, 본 발명의 전자 장치의 실시의 형태를 도시한 도면이다.
이 전자 장치(30)내에, 본체 바이어스전압 Vb의 발생 기능은 없지만 기판 바이어스 고정용의 외부 단자(31A)를 가지는 불휘발성 메모리 장치(31)와 이 외부 단자(31A)에 본체 바이아스 전압 Vb를 공급하는 전압 공급 회로(32)를 내장하고 있다.
이상으로부터, 본체 바이어스전압의 발생 기능이 없는 불휘발성 메모리가 이용되는 경우에도, 그 기판 바이어스 고정용의 외부 단자(31A)를 이용하여, 본 바이어스 전압Vb의 인가가 가능해진다.
한편, 본체 영역에 인가하는 본체 바이어스전압 Vb는, 소스 전압 Vs와 드레인 전압Vd의 사이의 전압치를 가지게 되므로, 기존의 전압의 레벨 이동에 의해 생성할 수 있으며 전압발생 회로에 대한 로드는 발생되지 않는다. 이것은, 도 4a에 도시한 메모리 내부에 내장되어 있는 전압 공급 회로(13), 및, 도 4b에 도시된 메모리 외부에 설치되어 있는 전압 공급회로 (32)의 어느 것에도 적용될 수 있 다.
또한, 특히 메모리 내장형의 전압 공급 회로(13)에 있어서는 고내압 트랜지스터를 필요로 하지 않는다는 이점이 있다. 이것은, 백 바이어스( back bias)의 인가에 의해 포토마스크 매수나 공정수의 증가가 발생되지 않는 것을 의미한다. 따라서, 본 실시의 형태에서는, 본체 바이어스전압의 인가에 의해, 전술한 동작시간의 단축, 저전압화 혹은 장기 수명화등의 수많은 이점이, 어떤 비용적인면에서 단점을 가지지 않고 얻을 수 있다.
상술한 실시예들은 본 발명을 쉽게 이해할 수 있도록 하기 위한 것이며, 본 발명에만 한정되어 있지는 않다. 따라서, 상기 실시예들에 기재된 각각의 요소들은 본 발명의 기술분야에 속하는 동등한 내용과 모든 설계상의 수정을 포함한다.
Claims (9)
- 반도체 기판내에 형성되거나, 또는, 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 이간해 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함한 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하는 메모리 트랜지스터를 가지며, 상기 메모리 트랜지스터의 전하 축적층에 전하를 주입하여 데이터의 기억 상태를 변화시키는 불휘발성 반도체메모리 장치의 전하 주입 방법에 있어서,상기 전하의 주입시에,상기 소스 영역 및 상기 드레인 영역에 다른 전압을 인가하는 단계와,상기 소스 영역과 드레인 영역에 각각 인가되어 서로 다른 전압 사이의 전압치를 가지며, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성되는 다이오드를 온 시키는 전압을 본체 영역에 인가하는 단계와,주입하려고 하는 전하에 대응하는 극성의 전압을 상기 게이트 전극에 인가하는 단계를 구비하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 제 1항에 있어서,상기 전하 축적층에 정공을 주입하는 경우,상기 소스 영역과 상기 드레인 영역의 한편을 기준으로 하여 다른 편에 정전압을 인가하는 단계와,상기 정전압보다 낮은 정전압을 상기 본체 영역에 인가하는 단계와,상기 게이트 전극에 부전압을 인가하는 단계를 구비하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 제 1항에 있어서,상기 전하 축적층에 전자를 주입하는 경우,상기 소스 영역과 상기 드레인 영역의 한편을 기준으로 하여 다른 편에 정전압을 인가는 단계와,상기 정전압보다 낮은 정전압을 상기 본체 영역에 인가하는 단계와,상기 게이트 전극에 정전압을 인가하는 단계를 구비하는 불휘발성 반도체 메모리 장치의 전하 주입 방법.
- 반도체 기판내에 형성되거나, 또는, 기체에 지지를 받고 있는 반도체층으로서 형성되어 있는 제 1도전형의 본체 영역과, 본체 영역내에 서로 이간해 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과, 본체 영역 위에 형성되어 전하 축적층을 포함한 적층 절연막과, 적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하는 메모리 트랜지스터와,상기 전하 축적층의 전하 축적 상태를 변화시켜 상기 메모리 트랜지스터의 동작을 기억하는 데이터를 제어하는 주변 회로를 가지는 불휘발성 반도체 메모리 장치에 있어서,상기 주변 회로가 생성하는 전압 가운데, 상기 소스 영역 및 상기 드레인 영역에 다른 전압을 인가하고, 상기 게이트 전극에 게이트 전압을 인가함으로써 상기 전하 축적층에 전하를 주입할 경우에 상기 본체 영역에 공급되는 전압치가, 소스 영역에 공급하는 소스 전압과 드레인 영역에 공급하는 드레인 전압의 사이에서 설정되어, 제 2도전형의 소스 영역과 제 1도전형의 본체 영역에 의해 형성되는 다이오드를 온 시키는 전압값으로 되는 불휘발성 반도체 메모리 장치.
- 제 4항에 있어서,상기 소스 영역 및 드레인 영역에 다른 전압을 공급했을 때에 상기 본체 영역을 흐르는 전류 경로가 드레인 영역측에서 좁아지도록, 상기 본체 영역의 표면측 부분의 평면형 상태가 규정되어 있는 기재의 불휘발성 반도체 메모리 장치.
- 제 4항에 있어서,상기 적층 절연막이,상기 본체 영역측의 제 1의 절연막과,상기 게이트 전극측의 제 2의 절연막과,제 1 및 제 2의 절연막의 사이에 형성되어 제 1 및 제 2의 절연막보다 전하 트랙밀도가 높은 절연막으로 구성되는 전하 축적층을 포함하는 불휘발성 반도체 메모리 장치.
- 제 4항에 있어서,불휘발성 반도체 메모리 장치를 탑재하고 있는 전자 장치에 있어서,상기 불휘발성 메모리 장치는,반도체 기판내에 형성되어 또는, 기체에 지지를 받고 있는 반도체층으로 형성되어 있는 제 1도전형의 본체 영역과,본체 영역내에 서로 이간하여 형성되어 있는 제 2도전형 반도체 영역으로 구성되는 소스 영역 및 드레인 영역과,본체 영역 위에 형성되어 전하 축적층을 포함하는 적층 절연막과,적층 절연막 위에 형성되어 전하 축적층 및 본체 영역의 전계를 제어하는 게이트 전극을 구비하며,상기 전하 축적층에 전하를 주입할 때에, 상기 본체 영역, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 전극에 각각 인가되는 전압을 발생기키고, 불휘발성 반도체 메모리 장치에 공급하는 전압 공급회로가 해당 전자 장치내에 설치되어 있으며,상기 본체에 공급되는 전압치가, 상기 소스 영역에 공급하는 소스 전압과 드레인 영역에 공급하는 드레인 전압의 사이의 전압으로 설정되어, 제 2도전형의 소스 영역과 제 1 도전형의 본체 영역에 의해 형성되는 다이오드를 온 시키는 전자 장치.
- 제 4항에 있어서,상기 소스 영역 및 드레인 영역에 다른 전압을 공급했을 때에 상기 본체 영역을 흐르는 전류 경로가 드레인 영역측에서 좁아지도록, 상기 본체 영역의 표면측 부분의 평면형 상태가 규정되고 있는 전자 장치.
- 제 4항에 있어서,상기 적층 절연막이,상기 본체 영역측의 제 1의 절연막과,상기 게이트 전극측의 제 2의 절연막과,상기 제 1 및 제 2의 절연막의 사이에 형성되어 제 1 및 제 2의 절연막보다 전하 트랙밀도가 높은 절연막으로 구성되는 전하 축적층을 포함하는 전자 장치.
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