JP5186190B2 - 半導体記憶装置及びその製造方法と半導体記憶装置の動作方法 - Google Patents
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Description
この構造により、単純に全チャネル領域にわたってチャネル幅を縮小する場合よりもオン電流の減少を少なくしつつ、書込み速度を向上することができる。
しかしこれは同時に、読出し動作時にもドレイン近傍の電界集中を高めることになり、読出しディスターブ(誤書込み)を強める副作用も有することになる。読出しディスターブとは、繰り返しの読出しによって、もともと書込みを行っていないセルまでも、しきい値が次第に上昇してしまう現象である。読出しディスターブは、読出し時は書込み時よりは低い電圧で動作させるものの、読出し時にもソースからドレインへ電子流を流すため、ドレイン近傍でホットキャリアが発生し、これが繰り返しの読出しによって徐々にフローティングゲートに蓄積していってしまうことによる。
本発明は、上記課題を解決するものであり、書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供するものである。またこの半導体記憶装置の製造方法を提供するものである。更に、この半導体記憶装置の動作方法を提供するものである。
一方、読出し時にはチャネル幅が広くチャネル抵抗の低い拡散領域(B)側をドレイン領域として読出し電圧を印加するため、ドレイン領域端での横方向電界は緩和され、繰り返し読出しを行っても読出しディスターブ(誤書込み)が起こりにくいメリットを持つ。すなわち高い書込み効率と高い読出しディスターブ耐性を兼ね備えた高性能・高信頼性半導体記憶装置が得られる。
この構成により、フローティングゲート型構造を有するメモリセルと、同時に回路用の通常トランジスタを容易に形成することができるメリットがある。
このことにより、チャネル幅の狭い一方の拡散領域(A)近傍の電荷蓄積膜中に、蓄積電荷が局在し、かつ読出し時にドレイン領域となる他方の拡散領域(B)側はチャネル幅が広く低抵抗であることから、蓄積電荷の影響が読出し電流の多寡へ敏感に反映されることになり、書込み状態と消去状態の読出し電流差(ウィンドウ)が大きい、信頼性の高い半導体記憶装置が得られる。
また、書込み時に電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え時に電荷が中和されずに残ることを極力防ぎ、電荷残りに起因する書換え劣化を防ぐことができる。
この構造により、蓄積電荷は、第1の絶縁膜・第2の絶縁膜によって外部へ流出することが防がれるので、長期保持に適している。また、絶縁体中に電荷が保持されているので、第1の絶縁膜や第2の絶縁膜の一部に損傷が発生しても、蓄積電荷が損傷箇所から一度に流出することがないので、信頼性が高い。
本発明の一実施形態の半導体記憶装置は、前記チャネル幅Wbに対する前記チャネル幅Waの比が20%から80%であることを特徴とする。この比率とすることで、上記効果を得つつ、記憶装置としての信頼性を損なわない程度の読出しオン電流が得られ、最も効果的に本発明の利点を発揮することができる。チャネル幅Wbに対する前記チャネル幅Waの比は、40%から70%にすると、上記効果をより顕著に得ることができる。
このことにより、読出し時においてドレイン領域となる前記他方の拡散領域(B)端部の横方向電界をさらに緩和し、さらに読出しディスターブ耐性の高い、高信頼性半導体記憶装置が得られる。
このことにより、チャネル形状が鋭角または直角となることを防ぎ、その角の部分にゲート電界が集中して絶縁膜破壊することを防止するため、信頼性の高い記憶装置が得られる。
つまり、少なくとも一方の拡散領域(A)側のチャネル幅Waを素子分離で規定せず、第1導電型不純物が注入されている領域の幅で規定されていることから、動作時の電流経路も、素子分離等で規定されず、他方の拡散領域(B)と一方の拡散領域(A)の付近のチャネル幅Wb,Waと、動作時の電界によって自動的に規定される。従って、素子形成時のフォトアライメントずれ等の影響を受けにくい構造であり、素子特性バラツキを効果的に防止する。
このような構造をとることで、素子分離幅及びビット線間隔を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。
この構成では、ワード線方向に隣接する他方の拡散領域(B)を分離する必要がないことから、チップ面積の縮小が可能となる。また、他方の拡散領域(B)へ接続するビット線を共有できるためビット線の本数を減らせることから、回路も簡略化することができ、さらにチップ面積縮小の効果がある。
このように、本発明により、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することは、製造コストを抑えることができ、産業上重要な意義をもつ。かつ本実施形態には次のような効果がある。一般に、絶縁基板上へメモリを形成する場合には、半導体基板を使用する場合に比べ、半導体層の結晶性や、半導体層と絶縁膜の界面状態が良好でないため、書込み時、チャネル中でのキャリア散乱等の影響で、電荷保持膜へ電荷注入される範囲が広範囲になりやすい傾向がある。これは、書換え時の電荷中和不良による書換え劣化の原因になりうる。本実施形態では、電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え劣化を防ぐことができる。これにより、廉価で繰り返し書換え可能なメモリを実現する。
このように、絶縁基板上に半導体記憶装置を設けた際、ボディコンタクトを設け、半導体層の電位を制御することで、素子間バラツキを抑え、安定した書込み動作ができる。特にこの構成では、書込み時にドレイン領域として機能する一方の拡散領域(A)側にボディコンタクトを設けていることで、書込み時にキャリアが発生する位置とボディコンタクトが近く、キャリアを効率的に排出できる。そのため、ボディ電位の変動を抑え、書込み速度低下等の異常動作を防止して安定な書込みを行う効果が高い。また同時に、ボディコンタクトを設けるにあたって、チャネル幅を狭く設定した一方の拡散領域(A)の横の剰余スペースを用いてこれを搭載しているため、チップ上のスペースを効率的に活用した高密度なレイアウトが実現できる。
これにより、一方の拡散領域(A)とボディコンタクト領域との逆方向耐圧が高まり、両者の間のリーク電流が抑えられるので、消費電力の低い半導体記憶装置が提供される。
本発明の一実施形態の半導体記憶装置は、前記ボディコンタクト領域の一部が、前記ゲート電極直下の半導体層領域と近接するか、または前記ゲート電極とオーバーラップしていることを特徴とする。これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
すなわち高い書込み効率と高い読出しディスターブ耐性を兼ね備えた高性能・高信頼性半導体記憶装置が得られる。特に、上記のように、書込みを行う一方の拡散領域(A)側(ドレイン領域側)がオフセット構造をとっている場合、書込み時にドレイン領域端へ電界集中しにくく、書込み効率が低くなる傾向にある。この点からも、本第二の発明は、サイドウォール状記憶部を有しながら高い書込み効率を実現するという、重要な効果を持つ。また、読出し時にドレイン領域となる他方の拡散領域(B)側はチャネル幅が広く低抵抗であることから、蓄積電荷の影響が読出し電流の多寡へ敏感に反映されることになる。このため書込み状態と消去状態の読出し電流差(ウィンドウ)が大きく、信頼性が高いというメリットもある。
本発明の一実施形態の半導体記憶装置は、前記チャネル幅Wbに対する前記チャネル幅Waの比が20%から80%であることを特徴とする。
この比率とすることで、上記効果を得つつ、記憶装置としての信頼性を損なわない程度の読出しオン電流が得られ、最も効果的に本発明の利点を発揮することができる。チャネル幅Wbに対する前記チャネル幅Waの比は、40%から70%にすると、上記効果をより顕著に得ることができる。
このことにより、読出し時においてドレイン領域となる前記他方の拡散領域(B)端部の横方向電界をさらに緩和し、さらに読出しディスターブ耐性の高い、高信頼性半導体記憶装置が得られる。
本発明の一実施形態の半導体記憶装置は、前記チャネル領域が、前記他方の拡散領域(B)から前記一方の拡散領域(A)に向かって、(1)前記チャネル幅Wbの領域、(2)前記チャネル幅Wbから前記チャネル幅Waへ減少する領域、(3)前記チャネル幅Waの領域から成ることを特徴とする。
このことにより、チャネル形状が鋭角または直角となることを防ぎ、その角の部分にゲート電界が集中して絶縁膜破壊することを防止するため、信頼性の高い記憶装置が得られる。
つまり、少なくとも一方の拡散領域(A)側のチャネル幅Waを素子分離で規定せず、第1導電型不純物が注入されている領域の幅で規定されている。このため、動作時の電流経路も、素子分離等で規定されず、他方の拡散領域(B)と一方の拡散領域(A)の付近のチャネル幅Wb,Waと、動作時の電界によって自動的に規定される。つまり、素子形成時のフォトアライメントずれ等の影響を受けにくい構造であり、素子特性バラツキを効果的に防止する。
このような構造をとることで、素子分離幅及びビット線間隔を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。
この構成では、ワード線方向に隣接する他方の拡散領域(B)を分離する必要がないことから、チップ面積の縮小が可能となる。また、他方の拡散領域(B)へ接続するビット線を共有できるためビット線の本数を減らせることから、回路も簡略化することができ、さらにチップ面積縮小の効果がある。
本発明の一実施形態の半導体記憶装置は、前記半導体層が、絶縁基板上に形成されていることを特徴とする。
これにより、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することで、製造コストを抑えることができる。
このように、本発明により、高価な半導体基板を使用せず、廉価なガラス基板等の上に形成することは、製造コストを抑えることができ、産業上重要な意義をもつ。かつ本実施形態には次のような効果がある。一般に、絶縁基板上へメモリを形成する場合には、半導体基板を使用する場合に比べ、半導体層の結晶性や、半導体層と絶縁膜の界面状態が良好でないため、書込み時、チャネル中でのキャリア散乱等の影響で、電荷保持膜へ電荷注入される範囲が広範囲になりやすい傾向がある。これは、書換え時の電荷中和不良による書換え劣化の原因になりうる。本実施形態では、電荷注入される位置を効果的に局在化させることができ、書込み時と消去時の電荷注入位置を整合させることができるので、書換え劣化を防ぐことができる。これにより、廉価で繰り返し書換え可能なメモリを実現する。
本発明によれば、絶縁基板上に半導体記憶装置を設けた際、ボディコンタクトを設け、半導体層の電位を制御することで、素子間バラツキを抑え、安定した書込み動作ができる。そして、特に書込み時にドレイン領域として機能する一方の拡散領域(A)側にボディコンタクトを設けていることで、書込み時にキャリアが発生する位置とボディコンタクトが近く、キャリアを効率的に排出できるので、ボディ電位の変動を抑え、書込み速度低下等の異常動作を防止して安定な書込みを行う効果が高い。また同時に、ボディコンタクトを設けるにあたって、チャネル幅を狭く設定した一方の拡散領域(A)の横の剰余スペースを用いてこれを搭載しているため、チップ上のスペースを効率的に活用した高密度なレイアウトが実現できる。
これにより、一方の拡散領域(A)とボディコンタクト領域との逆方向耐圧が高まり、両者の間のリーク電流が抑えられるので、消費電力の低い半導体記憶装置が提供される。
これにより、消去動作を行う際に、ボディコンタクト領域からゲート電極下半導体層へキャリアが流れ込んで蓄積層が形成され、消去時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
この方法により、特殊な工程や製造装置を用いることなく、簡便に不純物濃度の薄い第1導電型領域を導入することができる。
この方法により、特殊な工程や製造装置を用いることなく、簡便に上記半導体記憶装置を製造することができ、かつフォト時の目合せズレがメモリセルのデバイス特性に与える影響が小さいので、デバイス間バラツキの小さい半導体記憶装置が製造される。
これにより、書込み時には高い書込み効率が発揮されるので、高速書込みあるいは低電圧書込みが可能となり、読出し時には読出しディスターブによる誤書込みが防止することができる。
この動作方法によって、例えば記憶動作のひとつである消去動作を行うことにより、一方の拡散領域(A)と半導体層の間にバンド間トンネルに起因する電流が流れ、さらに二次的にホットキャリアが生成されて、このホットキャリアにより蓄積電荷の消去を行うため、比較的低い電圧で高速に消去ができる。特に、電荷蓄積機能を有する絶縁膜を備えた半導体記憶装置に対する消去では、書込み時と消去時に電荷のやりとりを一方の拡散領域(A)近傍に限定して行うことができる。書込み・消去する部位を合致させ、書込みによる蓄積電荷を消去で効果的に中和し、他の部位へ余計なキャリアが注入されることを極力抑えるので、繰り返しの書込み・消去を行っても、高い保持能力を実現できる。
図1から図3を用いて第1実施形態における半導体記憶装置の構成を説明する。図1は本実施形態におけるメモリセル部の断面模式図、図2はその平面模式図である。
図1の断面図に示すように、シリコン酸化膜等の絶縁膜からなる素子分離領域100を設けたp型半導体基板101上に、第一の絶縁膜102、導電体からなるフローティングゲート103、第二の絶縁膜104、ゲート電極105を形成する。
一般にはそれぞれ、半導体基板101としてはシリコン基板、第一の絶縁膜102としてはシリコン酸化膜、第二の絶縁膜104としてはシリコン酸化膜、あるいはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造を用いることができる。フローティングゲート103及びゲート電極105としては例えばポリシリコン膜が用いられるが、タングステン等の金属を用いてもよい。
特にフローティングゲート103とゲート電極105は、同一材料を用いれば、回路用非メモリ素子との混載が容易となるメリットがある。すなわち、第二の絶縁膜104を堆積後、メモリ素子形成部をフォトレジスト等で覆い、回路形成部の第二絶縁膜104をエッチング除去した後、フォトレジストを除去し、ゲート電極105堆積以降の工程を行えば、メモリセル部はフローティングゲート型構造が得られ、同時に回路形成部ではフローティングゲートの無い(フローティングゲート103とゲート電極105が直接接して一体化した)通常トランジスタ構造が得られる。これにより、複雑な工程を経ることなく、メモリ素子と非メモリ素子が同時に形成できる。
以上の点と、製造すべき半導体装置の微細化レベル・電圧仕様・書込み速度仕様・保持仕様等を鑑みて、技術者はこれらの膜の適切な膜厚を選べばよい。一般には第一の絶縁膜102の膜厚は3nm〜20nm程度が好ましく、第二の絶縁膜104の膜厚は5nm〜50nm程度の範囲で、第一の絶縁膜よりも厚く設定するのが好ましい。本実施例では第一の絶縁膜厚を6nm、第二の絶縁膜厚を15nmとする。
特に、本半導体記憶装置をセルアレイ状に配列する場合で、かつゲート電極105をそのまま複数のセルに跨るワード線として使用する場合は、ゲート電極105材料の堆積よりも前に、フローティングゲート103を、素子ごとに、紙面垂直方向にも分断しておくのがよい。
この半導体記憶装置の書込み時には、半導体基板101及び拡散領域(B)106をグラウンド電位、ゲート電極105に書込みゲート電圧(例えば5V程度の電圧)、拡散領域(A)に書込みドレイン電圧(例えば5V程度の電圧)を印加する。つまり、拡散領域(B)をソース領域、拡散領域(A)をドレイン領域として動作させている。
この時、チャネル108には、紙面左から右方向の電子流113が流れるが、拡散領域(A)107側のチャネル幅Wa(112)がチャネル幅Wb(111)より狭くなっているため、この付近のチャネル抵抗が高くなっており、拡散領域(B)106から拡散領域(A)107へ向けての横方向電界が、この付近に効果的にかかることになる。従って、ホットキャリア生成効率が高くなり、高速書込みが可能であるため、高性能の半導体記憶装置が提供できるメリットがある。また、キャリア生成効率を高くできるということは、書込み速度を維持したまま、書込み電圧の低電圧化が可能であるということであるから、周辺回路の簡略化や高寿命化というメリットを得ることも可能である。
この時、チャネル108には、紙面右から左方向の電子流114が流れるが、一般にドレイン電界がかかりやすいドレイン領域端(拡散領域(B)端)において、チャネル幅Wb(111)がチャネル幅Wa(112)より広くなっているため、抵抗が低くなっており、この部位における横方向電界が緩和されている。このため、読出し動作時には、ドレイン領域端におけるホットキャリア生成が弱められることになり、読出しディスターブが発生しにくい構造となっているので、繰り返しの読出しでも誤動作を起こしにくい、信頼性の高い半導体記憶装置が提供される。
本発明は、上記構成のメモリセルに加え、上記動作を成すための回路、すなわち、書込み動作時には拡散領域(A)へ拡散領域(B)よりも高い電圧を印加し、読出し動作時には拡散領域(B)へ拡散領域(A)よりも高い電圧を印加する機能を持った一連の回路を備えることを特徴とする。その回路構成の一例として、本実施形態の半導体記憶装置主要部の模式図を図3に示す。
読出し時には、読出しドレイン電圧制御回路1001より読出しドレイン電圧を供給し、ワード線制御回路1003より読出しゲート電圧を印加するとともに、選択回路1004により制御線123にオフ信号を入力、制御線124にオン信号を入力させることで、選択トランジスタ118、121がオン、選択トランジスタ119、120がオフし、拡散領域(A)107をソース領域、拡散領域(B)106がドレイン領域となってメモリセル115に書込みが行われる。
以上の構成により、高い書込み効率と、高い読出しディスターブ耐性をもつ半導体記憶装置が得られる。
例えば、選択トランジスタ118と121、119と120の制御をそれぞれ同一の制御線で行う必要はなく、各々別の制御線を設置してもよい。また、上述のように、図3はメモリセル単体に対する回路構成を示しているが、複数ビットの記憶を行う半導体記憶装置を実現するには、ワード線方向、ビット線方向、あるいはその両方向に二次元的に、複数のメモリセルを配置し、これに応じて複数のワード線・ビット線を設置することで、メモリセルアレイを構成することができる。
ワード線に沿った方向、すなわち紙面横方向にセルを複数配置する場合には、隣接セルを左右反転して設置することで、ビット線を共有する構成にすることもでき、この場合はチップ占有面積を小さくできるので、製造コストを低く抑えられる効果がある。選択トランジスタやこれを制御する制御線の設計も、セルアレイ構成に合わせて適宜行えばよい。
最後に、本半導体装置の消去動作についてであるが、FNトンネリングによる蓄積電子の引き抜きによって行ってもよいし、バンド間トンネルによるホットキャリア生成によって行っても良い。FNトンネリングによって行う場合は例えば、拡散領域と基板をグラウンド電位とし、ゲート電極に高い負の電圧(例えば−15V程度)を印加することによって、フローティングゲートから基板へ蓄積電子をトンネリングさせ、消去する。
図3の構成の場合は、読出しドレイン電圧制御回路1001・書込みドレイン電圧制御回路1002からの電圧出力を停止させるとともに、選択回路1004により制御線123、124にオン信号を入力し、選択トランジスタ120、121を通じて拡散領域106、107をグラウンド電位とし、さらにワード線制御回路1003からゲート電極に負の消去電圧を印加することで、消去が行われる。
図3の構成の場合は、例えば、読出しドレイン電圧制御回路1001に消去電圧発生機能を備えさせておき、選択回路1004により制御線123へオフ信号、制御線124へオン信号を入れることで、拡散領域(B)106へ消去電圧を印加する。同時にワード線制御回路1003からゲート電極へ負の消去ゲート電圧を印加することで、消去動作が行われる。
ここで、消去の際に逆に拡散領域(A)側へ消去電圧を印加する構成としても、消去は可能であるが、拡散領域(B)106側でバンド間トンネルを発生させた方が、より効率的な消去ができる。両拡散領域106、107へ消去電圧を印加すれば、さらに効率的な消去が可能であるが、この方法も、簡単な回路変更により実現することができる。
図4は、第2実施形態の半導体記憶装置におけるメモリセル部の断面模式図である。概ね上述の第1実施形態に近い構成となっているが、第1実施形態との違いは、記憶電荷を、フローティングゲートではなく、電荷蓄積絶縁膜225に蓄積することである。その材料としては、電荷蓄積機能を有した絶縁膜であればよく、シリコン窒化膜や、酸化アルミニウム、酸化ハフニウム等の各種高誘電材料膜、あるいはそれらの積層膜を用いることができるし、導電体等の電荷蓄積可能なドットを内部に含有する絶縁膜(シリコン酸化膜等)を用いることも可能である。特にシリコン窒化膜を使用するのが、一般的製造ラインにて最も簡便に扱うことができ、安価に製造できるメリットがある。
ここで便宜的に、チャネル領域108を、上部電荷蓄積膜225中に電荷が蓄積される領域227と、上部電荷蓄積膜225中に電荷が蓄積されない領域228に、概ね分けて考えてみる。
読出し時にはこれら領域227、228が抵抗として働くが、蓄積電荷226の有無によってチャネル抵抗が主に変化するのは電荷が蓄積される領域227である。よって、電荷が蓄積される領域227に対し電荷が蓄積されない領域228の抵抗がもともと大きければ、蓄積電荷226の有無が読出し電流の多寡に与える影響が相対的に小さくなる。逆に、電荷が蓄積されない領域228の抵抗が小さければ、全チャネル抵抗のうち、電荷が蓄積される領域227の抵抗の占める割合が大きくなる。つまり蓄積電荷226の有無によって、電荷が蓄積される領域227の抵抗が変化する時、全チャネル抵抗もこれに伴い顕著に変化することになるので、結局、蓄積電荷226の有無が読出し電流の多寡に与える影響が相対的に大きくなる。ここで、本実施形態では、拡散領域(B)106側のチャネル幅が大きくなっているため、電荷が蓄積されない領域228の抵抗が低く抑えられている。このため、蓄積電荷226が読出し電流の多寡に与える影響を大きくすることができ、書込み状態と消去状態の電流差(ウィンドウ)を大きくすることができるので、信頼性が高く長期保持にも適した半導体記憶装置が得られるメリットがあるのである。
また、電荷が膜中に局在することから、ワード線方向に電荷蓄積膜225を分断しないでも、メモリセルを形成することが可能であり、簡便な製造が可能であることは、上述した通りである。
以上説明のように、書込み時の注入領域と消去時の注入領域を合致させることは重要であるが、本発明によれば、チャネル領域の形状を設計することにより、書込み時の注入領域と消去時の注入領域を合致させることができる。
これにより、ドレイン領域端以外におけるホットキャリア生成を抑えつつ、ホットキャリア発生位置をドレイン領域端部に効果的に局在化させることができるので、書込み/消去時の電荷注入領域を合致させて書換え時の電荷残りを防ぎ、書換え特性劣化を防止する効果がある。
以上述べたように、本実施形態は、絶縁膜への電荷蓄積によって情報記憶を行う半導体記憶装置に対し、書込み時にはドレイン領域端部のチャネル幅を小さくし、読出し時にはドレイン領域端部のチャネル幅を大きくする機能を持たせることによって、(1)書込み高速化、(2)読出しウィンドウの増大、(3)書換え劣化の抑制、(4)読出しディスターブの防止、という各効果を有する、高性能で信頼性の高い半導体記憶装置を提供する。
第3の実施形態では、記憶部をゲート電極の下ではなく、ゲート電極側部に設けることを特徴とする。すなわち図6に示すように、シリコン酸化膜等の絶縁膜からなる素子分離領域100を設けたp型半導体基板101上に、ゲート絶縁膜327、ゲート電極105を有し、かつこのゲート電極105の側壁部に、第一の絶縁膜328、電荷蓄積絶縁膜325、第二の絶縁膜329からなる、サイドウォール状記憶部を有する。ゲート電極の両側の半導体基板には、イオン注入及び活性化アニールによって形成されたn型拡散領域である、拡散領域(B)106、拡散領域(A)107を有する。
そして、この実施形態3においても図2に示したように、一方の拡散領域(B)106端におけるチャネル幅Wb(111)を、もう一方の拡散領域(A)107端のチャネル幅Wa(112)よりも大きくしており、書込み時には拡散領域(A)をドレイン領域、読出し時には拡散領域(B)をドレイン領域として動作させる。特に、チャネル幅がWbからWaへ変化する段部を、拡散領域(A)107側のサイドウォール状記憶部の下に配置することが、好ましい。
なお、図6の実施形態はゲート電極105の両側の側壁にそれぞれ第一の絶縁膜328、電荷蓄積絶縁膜325、第二の絶縁膜329からなる、サイドウォール状記憶部を形成したが、必ずしも両側に形成されている必要はなく、少なくとも書込みや消去の際に電荷注入を行う拡散領域(A)107側に形成されていればよい。
この構造は例えば、次のような方法で比較的簡便に得ることが可能である。すなわち、ゲート電極105を形成した後、半導体層101とゲート電極105の表面を熱酸化して第一の絶縁膜328を形成し、続いてCVD等の方法により電荷蓄積絶縁膜325、第二の絶縁膜329を形成し、しかる後に異方性エッチング技術によってエッチバックすることによってサイドウォール状記憶部を形成することができる。さらにここに、砒素等のn型不純物を注入した後で活性化アニールを行うことで、ゲート電極105とオフセットした拡散領域(A)107、(B)106を形成することができる。
電荷蓄積絶縁膜325としては、電荷蓄積機能を有した絶縁膜であればよく、シリコン窒化膜や、酸化アルミニウム、酸化ハフニウム等の各種高誘電材料膜、あるいはそれらの積層膜を用いることができるし、導電体等の電荷蓄積可能なドットを内部に含有する絶縁膜(シリコン酸化膜等)を用いることも可能である。特にシリコン窒化膜を使用するのが、一般的製造ラインにて最も簡便に扱うことができ、安価に製造できるメリットがある。
本実施形態でも、蓄積電荷326が絶縁膜中に保持されている点、及び、第一の絶縁膜327・第二の絶縁膜328によって外部と遮断されている点から、上記第2実施形態で説明した通り、長期保持に適した構造となっている。図6、図7に示すように、ゲート電極の両側にサイドウォール状記憶部を形成する場合は2ビットメモリとなり、ゲート電極の右側または左側の一方にサイドウォール状記憶部を形成する場合は、1ビットメモリとなる。読出し時には上記のように、今度は拡散領域(B)106をドレイン領域、拡散領域(A)107をソース領域として読出し動作を行うが、ここで、ソース領域である拡散領域(A)107とゲート電極105がオフセットした構造であるため、読出し電流の大きさは、そのオフセット部の上部に蓄積電荷326が存在するか否かによって影響を受けやすく、よって情報読出しが可能となる。
第3実施形態は、ゲート電極105の両側にサイドウォール状記憶部を形成しているので、2ビットメモリとして使用することができる。また、ゲート電極105の片側にのみサイドウォール状記憶部を形成し他場合は、1ビットメモリとして使用することができる。
第4の実施形態は、ほぼ第2実施形態に従っているが、これよりもさらに読出しディスターブに強い記憶装置を提供する。第2実施形態と異なる点は、図8に示すように、拡散領域(B)106端部のゲート電極105下に、拡散領域(B)106よりも低濃度のn型領域430が設けられていることである。
これにより、拡散領域(B)106端部のpn接合が緩やかなものとなるので、読出し時にドレイン領域となる拡散領域(B)106端部での横方向電界が、さらに緩和され、読出しディスターブが起こりにくい構造となる。と同時に、書込み時には、ドレイン領域となる拡散領域(A)107側には低濃度領域430が設けられていないことから、急峻な接合となっており、効率的書込みが行われる。
本実施形態は、第2実施形態に基づいた例を示したが、これに限定されるものではなく、例えば上記第1実施形態、第3実施形態等に適用してもよく、読出しディスターブ低下の効果がある。
第5実施形態では、上記第2実施形態と同様の断面形状(図4)をとっており、第2実施形態同様に一方の拡散領域(A)付近のチャネル幅をもう一方の拡散領域(B)付近よりも狭くする構造をとっているが、平面構造に特徴があり、その平面模式図を図9に示す。この第5実施形態では、チャネル108が、拡散領域(B)106から拡散領域(A)107にかけて、チャネル幅Wbの領域508b、チャネル幅がWbからWaへ連続的に減少する領域508c、チャネル幅Waの領域508aにわけられる。
第5実施形態では、チャネル108の途中で徐々にチャネル幅がWbからWaへ変化していく構造であるため、ゲート電極105下において素子分離領域100が角を持つ部位の形状が、例えば70°〜30°、さらに好ましくは60°〜50°の傾斜をもつよう鈍角になっている。傾斜角が30°または50°より小さくなれば、素子面積が大きくなり、またチャネル抵抗が高くならないので、好ましくない。
このように、書込みや消去を行う際に素子分離領域100が角を持つ部分に過度に電界が集中することを防ぎ、絶縁膜破壊を防止するので、信頼性の高い記憶装置が得られる。更に、角部に丸みをつけると、電界集中を防止することができる。
本実施形態は第2実施形態へ適用を行ったが、これに限定されるものではなく、例えば上記第1、第3、第4のいずれの実施形態にも適用可能である。
第6実施形態もまた、上記第2実施形態と同様の断面形状(図4)をとっており、第2実施形態同様に一方の拡散領域(A)付近のチャネル幅をもう一方の拡散領域(B)付近よりも狭くする構造をとっているが、図10に示すように、少なくとも拡散領域(A)607側のチャネル幅Wa(112)を、素子分離ではなく不純物注入幅で規定していることを特徴としている。すなわち、少なくとも拡散領域(A)607側には、ゲート電極105に沿う方向に隣接して、ソース・ドレイン用不純物注入が行われない半導体基板表面631が存在し、この分、チャネル幅Wa(112)は、拡散領域(B)606側のチャネル幅Wb(111)よりも小さくなっている。
本実施形態では、素子分離によってチャネル幅を規定せず、拡散領域(B)と(A)の付近のチャネル幅Wb,Wa及び動作時の電界によってチャネル上の電流経路が決定するため、フォトアライメントのズレの影響がさらに小さくなり、素子特性のバラツキをより効果的に防止できるメリットがある。
なお、ここでは拡散領域(B)606側では素子分離開口幅とチャネル幅Wbを一致させたが、拡散領域(B)606側でも、素子分離開口幅よりも注入マスク632幅を小さくすることで、注入によって拡散領域(B)606幅Wb(111)を決定してもよく、要するに、Wb>Waとなっていればよい。
本実施形態は第2実施形態へ適用を行ったが、これに限定されるものではなく、例えば上記他の実施形態にも適用可能である。
例えば第5実施形態について、メモリセルを2次元的に配列し、セルアレイ状にした場合を図12に示す。ワード線を兼用するゲート電極705が紙面上下方向に配置され、その左右に、チャネル幅が大きい拡散領域(B)706とチャネル幅が小さい拡散領域(A)707が互い違いに配列されている。特に、ゲート下で連続的にチャネル幅が変化する第5実施形態のメモリセルは、このようにワード線方向に連続して配置する場合、左右互い違いに配置することで、素子分離幅を確保しつつ密集した配置が可能となり、チップ面積の縮小が可能となる。また本実施形態では、紙面左右方向に隣り合うセル同士も、拡散領域を共有化するため、左右反転して配置している。これにより面積の縮小が実現できることは、上記第1実施形態にて述べた通りである。
第8実施形態は、ガラス基板や樹脂基板等の絶縁基板上に半導体記憶装置を形成している。半導体基板を用いないことで、廉価な製造が可能となり、また様々な基板上に記憶装置が設けられるので、液晶表示装置、有機EL表示装置、プラズマディスプレイ等の各表示素子の記憶素子として用いるなど広い用途に用いることができる。
本実施形態のようにガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになるが、このような場合には、n型デバイスよりもp型デバイスとしてメモリセルを形成した方が、書込み及び消去を繰り返し安定に行うことができ、より信頼性が高いため、好ましい。比較的低温のプロセスでメモリセルを製造した場合、書込みや消去の際に発生する高エネルギーなキャリアによって、メモリセルの絶縁膜や、絶縁膜と半導体層の界面等にダメージを受ける恐れがあるが、p型デバイスの方が、このダメージが起こりにくく、より信頼性が高いメモリセルとなるのである。
図14は、第8実施形態の断面模式図である。まず、ガラス等からなる絶縁体基板801上に、シリコン等からなるn型半導体層808を設け、適宜パターニングを行う。その後、CVD等の方法で、シリコン酸化膜等からなる第一の絶縁膜802、シリコン窒化膜等からなる電荷蓄積絶縁膜825、シリコン酸化膜等からなる第二の絶縁膜804、タングステン等の金属からなるゲート電極材料を堆積し、リソグラフィ及びエッチングによって、ゲート電極805を形成する。電荷蓄積絶縁膜825は他に、各種高誘電材料膜や、導電体ドットを含有する絶縁膜を用いてもよい。
さらにここで、図15の平面図に示すように、本実施形態では、拡散領域(A)807と同じ側に、半導体層808と同じn型で、不純物濃度が濃い、ボディコンタクト領域836が設けられている。このボディコンタクト領域836上には、ボディ電位制御のためのコンタクトプラグが設置されている(拡散領域(B)806、拡散領域(A)807上にも当然コンタクトプラグが設置されるが、ここでは図示略)。このボディコンタクト領域836も、拡散領域形成同様、周知のリソグラフィ技術と注入技術により、簡単に設けることができる。
さらに、図15に示すように、ボディコンタクト領域836は、ゲート電極805端に届くように配置してもよい。この構造により、バンド間トンネルを用いた消去を行う際、ゲート電極805に印加した負電圧によって、ボディコンタクト領域836からゲート電極805下にホールが流れ込み蓄積層が形成され、キャリアが発生する部位からボディコンタクト領域836に到るまでの低抵抗な電流経路が出来るので、安定した高速な消去が可能となる。
しかし、これらの問題点は、上述した本実施形態の技術によって、非常に効果的に抑制することができる。つまり、書込み時にはドレイン領域側のチャネル幅を小さくすることでドレイン領域端以外の領域の横方向電界を緩和し、電荷注入をドレイン領域端に局在化させることができるので、書換え劣化の防止に大きな効果がある。読出し時にはソース領域端のチャネル幅を小さくすることで、ソース領域端以外の横方向電界を緩和し、読出しディスターブを防ぐ。
なお、本実施形態は、電荷蓄積絶縁膜825を電荷の蓄積に用いたが、第1実施形態のようにフローティングゲート構造とすることもできる。ただし、上記第2実施形態でも述べたように、第一の絶縁膜や第二の絶縁膜の一部に電荷のリークパスが生じた場合、フローティングゲート構造では蓄積電荷がすべて流出してしまう可能性があるが、絶縁膜を電荷蓄積膜825として用いた場合、全電荷が一度に流出することがない。特に本実施形態のように耐熱性の低い基板を用いる場合には、高温の製造プロセスを用いることができないため、電荷蓄積部を外部から遮断する第一の絶縁膜802及び第二の絶縁膜804として、高密度で絶縁性の高い膜を形成することができない場合がある。この場合には、上記のような電荷リークパスが生じる可能性もより高くなるため、絶縁膜を電荷蓄積膜825として用いた方が、電荷の長期保持の面で有利であり、とりわけ好ましい。
また、本実施形態では電荷蓄積部をゲート電極の下に設けたが、第3実施形態のように電荷蓄積部をサイドウォール状にしてもよい。
101 シリコン基板
102 第一の絶縁膜
103 フローティングゲート
104 第二の絶縁膜
105 ゲート電極
106 拡散領域(B)
107 拡散領域(A)
108 チャネル領域
115 メモリセル
225 電荷蓄積絶縁膜
226 蓄積電荷
227 書込みによって電荷が蓄積される領域
228 書込みによって電荷が蓄積されない領域
325 電荷蓄積絶縁膜
326 蓄積電荷
327 ゲート絶縁膜
328 第一の絶縁膜
329 第二の絶縁膜
430 低濃度n型領域
508a チャネル幅Waの領域
508b チャネル幅Wbの領域
508c チャネル幅がWbからWaへ連続的に減少する領域
606 拡散領域(B)
607 拡散領域(A)
631 ソース・ドレイン不純物注入がなされていない半導体基板表面
632 ソース・ドレイン不純物注入用フォトレジストマスク開口部
705 ゲート電極(ワード線)
706 拡散領域(B)
707 拡散領域(A)
707b 共通拡散領域
733 コンタクトプラグ
734 拡散領域(B)同士を紙面横方向に接続するビット線
735 拡散領域(A)同士を紙面横方向に接続するビット線
801 絶縁性基板
802 第一の絶縁膜
804 第二の絶縁膜
805 ゲート電極
806 拡散領域(B)
807 拡散領域(A)
808 半導体層
811 拡散領域(B)とゲート電極とが面する部分のチャネル幅Wb
812 拡散領域(A)とゲート電極とが面する部分のチャネル幅Wa
831 ソース・ドレイン不純物注入及びボディコンタクト注入がなされていない半導体基板表面
832 ボディコンタクト用高濃度領域
1001 読出しドレイン電圧制御回路
1002 書込みドレイン電圧制御回路
1003 ワード線制御回路
1004 選択回路
Claims (13)
- 絶縁基板上に形成されているn型半導体層と、
前記半導体層上に形成された、電荷蓄積機能を有するフローティングゲート型の電荷蓄積膜と、
前記電荷蓄積膜上に形成されたゲート電極と、
前記ゲート電極の下部の前記半導体層に形成されたチャネル領域と、
前記チャネル領域の両側の前記半導体層に形成された2つのp型の拡散領域(A)及び(B)と、
前記ゲート電極に対して、前記一方の拡散領域(A)と同一の側の前記n型半導体層に、前記n型半導体層よりn型不純物濃度の濃い、ボディコンタクト領域と、
前記ゲート電極、前記2つの拡散領域(A)及び(B)へそれぞれ所定電圧を印加する制御回路と、
を備え、前記チャネル領域は、前記一方の拡散領域(A)が接する側のチャネル幅Waよりも他方の拡散領域(B)が接する側のチャネル幅Wbの方が大きく形成され、かつ前記制御回路は、記憶動作時にはドレインとなる前記一方の拡散領域(A)へソースとなる前記他方の拡散領域(B)よりも低い電圧を印加し、ゲート電極に前記他方の拡散領域(B)よりも低い電圧を印加し、ボディコンタクト領域には前記他方の拡散領域(B)と同じ電圧を印加し、読出し動作時にはドレインとなる前記他方の拡散領域(B)へソースとなる前記一方の拡散領域(A)よりも低い電圧を印加し、ゲート電極に前記一方の拡散領域(A)よりも低い電圧を印加し、ボディコンタクト領域に前記一方の拡散領域(A)と同じ電圧を印加し又はフローティングとし、消去動作時にはボディコンタクト領域に対して拡散領域(A)及び(B)に負の電圧、ゲート電極に正の電圧を印加する半導体記憶装置。 - 前記電荷蓄積膜は、少なくともその一部おいて、前記半導体層側より順に、第1の絶縁膜、前記ゲート電極と同一材からなる導電体膜、及び第2の絶縁膜からなる請求項1に記載の半導体記憶装置。
- 前記チャネル幅Wbに対する前記チャネル幅Waの比が20%から80%である請求項1または2に記載の半導体記憶装置。
- 前記他方の拡散領域(B)端部は、前記ゲート電極下の前記半導体層に、前記他方の拡散領域(B)よりも不純物濃度の薄い第1導電型領域を備えている請求項1から3までのいずれか1項に記載の半導体記憶装置。
- 前記チャネル領域は、前記他方の拡散領域(B)から前記一方の拡散領域(A)に向かって、(1)前記チャネル幅Wbを有する領域、(2)前記チャネル幅Wbから前記チャネル幅Waへ減少する領域、(3)チャネル幅Waを有する領域から成る請求項1から4までのいずれか1項に記載の半導体記憶装置。
- 少なくとも前記一方の拡散領域(A)のゲート電極延伸方向に隣接した部位に、真性半導体またはn型半導体の領域を備える請求項1から5までのいずれか1項に記載の半導体記憶装置。
- 少なくともワード線方向に複数のメモリセルを有し、隣り合うメモリセル同士、前記一方の拡散領域(A)と前記他方の拡散領域(B)が互い違いとなるように配列されている請求項1から6までのいずれか1項に記載の半導体記憶装置。
- 複数のメモリセルが二次元的に配列されており、ビット線が、前記一方の拡散領域(A)同士、前記他方の拡散領域(B)同士を接続するようにジグザグ型に設けられている請求項7に記載の半導体記憶装置。
- 少なくともワード線方向に複数のメモリセルを有し、前記他方の拡散領域(B)が隣り合うメモリセル同士で共有されている請求項1から7までのいずれか1項に記載の半導体記憶装置。
- 前記ボディコンタクト領域と前記一方の拡散領域(A)の間に、不純物濃度の薄い領域を有する請求項9記載の半導体記憶装置。
- 前記ボディコンタクト領域の一部が、前記ゲート電極直下の半導体層領域と近接するか、または前記ゲート電極とオーバーラップしている請求項10記載の半導体記憶装置。
- 請求項4記載の半導体記憶装置の製造方法であって、
前記不純物濃度の薄い第1導電型領域の不純物の導入は、ゲート電極形成工程よりも後に、垂直に対し15°以上の角度をもって第1導電型不純物注入を行う半導体記憶装置の製造方法。 - 請求項6記載の半導体記憶装置の製造方法であって、
ゲート電極を形成する工程と、
注入マスクを設ける工程と、
イオン注入法により前記拡散領域(A)と前記拡散領域(B)の第1導電型不純物を注入する工程とを順に含み、
前記注入マスクのゲート電極方向開口幅は、前記拡散領域(B)部分よりも前記拡散領域(A)部分の方が狭い半導体記憶装置の製造方法。
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