JPH0481346B2 - - Google Patents

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JPH0481346B2
JPH0481346B2 JP58037172A JP3717283A JPH0481346B2 JP H0481346 B2 JPH0481346 B2 JP H0481346B2 JP 58037172 A JP58037172 A JP 58037172A JP 3717283 A JP3717283 A JP 3717283A JP H0481346 B2 JPH0481346 B2 JP H0481346B2
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floating gate
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injection
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Yoshikazu Kojima
Masaaki Kamya
Kojiro Tanaka
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Description

【発明の詳細な説明】 本発明は、MIS（Metal−Insulator−
Semiconductor）構造を有する浮遊ゲート型半導
体不揮発性メモリに関する。
従来、低プログラム電圧不揮発性メモリとして
考案されたBipolar注入型メモリは、半導体基板
内に少数キヤリアを注入し、その少数キヤリアを
浮遊ゲート電極下に形成される空乏領域で加速
し、その一部を浮遊ゲート電極へと注入するもの
であつた。このBipolar注入を用いた低プログラ
ム電圧不揮発性メモリは、低プログラム電圧とい
う利点があるにもかかわらず、注入時に少数キヤ
リアを基板に注入する手段として順方向電流を用
いているため、次のような欠点があり、高集積に
不適当なメモリとされていた。
(1) 電源が２電源使用のため、回路及び操作が複
雑である。
(2) 基板内に注入される少数キヤリアの寿命が長
いため、メモリセル間のクロストークが生じや
すい。
(3) 順方向電流による消費電流が大きい。
本発明は、上記のような従来の欠点を克服する
ためになされたものであり、電荷注入時に順方向
電流を使用しないパンチ・スルー（Punch−
Through）注入という新しい注入方法を用いる
ことにより高集積用に適した半導体不揮発性メモ
リを提供するものである。
本発明の構造及び動作原理について、第１図か
ら第８図を用いて詳細に説明する。
第１図は、本発明の半導体不揮発性メモリの第
１の実施例の断面図である。
まず構造について説明する。特にＮ型半導体不
揮発性メモリの場合について説明する。
Ｐ型半導体基板１の表面に、N+型ソース領域
２、N+型ドレイン領域３、N+型電荷供給領域４
（以下インジエクタ領域と呼ぶ。インジエクタ領
域はN+でなくＮ型でもよい）が第１図に示すよ
うに設けられている。またソース領域２とドレイ
ン領域３の間の半導体基板上の表面に、ゲート絶
縁膜５を介して多結晶シリコンからなる浮遊ゲー
ト電極６が設けられている。さらに、浮遊ゲート
電極６の上にゲート絶縁膜７を介して制御ゲート
電極８が設けられている。制御ゲート電極８は、
他の電極に比べ浮遊ゲート電極６と強く容量結合
しており、浮遊ゲート電極６の電位を制御する働
きをする。また浮遊ゲート電極６は、ドレイン領
域３とドレイン領域３に接するＰ型半導体基板１
の表面部分（以下注入領域９という。）の上に絶
縁膜１０を介して設けられており、更に注入電荷
を供給する電荷供給領域４は、注入領域９から距
離IlP離れた所に設けられている。
次に、メモリの記憶読み出し方法について説明
する。
メモリトランジスタの読み出しは、制御ゲート
電極８に対するソース・ドレイン領域間のチヤネ
ル領域の閾値電圧が、浮遊ゲート電極６に含まれ
る電荷量によつて変化することにより行なわれ
る。即ち、電子が多く浮遊ゲート電極中に注入さ
れている場合（書込みがなされている場合）に
は、メモリトランジスタの閾値電圧が高く、逆に
電子が少ない場合は閾値電圧が低い。従つて、制
御ゲート電極８に一定の電圧を印加したときのチ
ヤネルコンダクタンスを検出することにより、メ
モリの記憶を読み出すことができる。
次にメモリの書込み方法について、第１図及び
第２図を用いて詳細に説明する。
第２図は、第１図の矢印Ａに沿つたバント構造
図である。注入領域９の表面ポテンシヤルは、注
入領域電位制御領域であるドレイン領域３の電位
と制御ゲート電極８の電位により第２図に示す如
く低くなる。半導体基板１に形成されたインジエ
クタ領域４と注入領域９との間のＰ型半導体基板
１の表面部分（以下空間電荷形成領域という。）
に、各々の電位差により空間電荷領域（空間電荷
層）が形成され、その結果、第２図に示す如く半
導体基板１の領域中の空間電荷形成領域のポテン
シヤルが実線のように破線より低くなり、インジ
エクタ領域４より電子が浮遊ゲート電極６へ向つ
て注入加速される。本発明の特徴は、電子が加速
される半導体基板１の空間電荷形成領域のポテン
シヤルを注入領域９の電位により低くし、電子を
インジエクタ領域から浮遊ゲート電極６へと注入
することにある。この注入方法を我々は、Punch
−Through注入と呼んでいる。このPunch−
Through注入は、今までの説明より明らかであ
るが、インジエクタ領域と基板とを順方向バイア
スにしない注入方法である。
本発明のPunch−Through注入は、インジエク
タ領域２の電位を高くせずに、インジエクタ領域
４と注入領域９との間の半導体基板１の空間電荷
形成領域のポテンシヤルを下げることにより、イ
ンジエクタ領域１の電荷を浮遊ゲート電極へと加
速する方法である。
Punch−Through注入の条件は、インジエクタ
領域と基板間にバイアスが印加されていない場
合、次のように表わすことができる。
VA／lP・WPΔφ2φ ……(1) ここで、 VA；インジエクタ領域４と注入領域９との間の
電位差 lP；インジエクタ領域４と注入領域９との間の距
離 WP；インジエクタ領域４と基板１との間の空乏
層幅 Δφ；注入領域９の電位によるインジエクタ領域
４と注入領域９との間に形成される空間電荷形
成領域のポテンシヤルの低下 2φ；φは基板１のフエルミレベルであり、Ｐ型
基板１がＮ型に反転するには、Δφとして2φ
の値が必要である。
例えば、lP＝1μｍ、基板濃度NAがNA＝
1016atoms.cm-3の場合、VA＝7Vになるようにド
レイン電圧、制御ゲート電圧を印加すれば、
Punch−Through注入が起こる。
lPは一般に1μｍ以下の長さになる。この長さの
制御は、微細化技術を使用すれば可能であるが、
浮遊ゲート電極６のサイド・エツチを利用すれば
高度な微細加工技術がなくても制御できる。
次に、本発明の半導体不揮発性メモリの第２の
実施例について、第３図を用いて説明する。
第３図に示した第２の実施例は、インジエクタ
領域４と注入領域９との間の空間電荷形成領域の
半導体表面にゲート酸化膜１３を介して第２の制
御ゲート電極１２を設けたものである。第２図に
示した第１の実施例の場合、空間電荷形成領域の
ポテンシヤルは半導体表面外部の電位により影響
されやすくメモリの特性が不安定になりやすい。
第３図に示した本発明の第２の実施例の第２の制
御ゲート電極１２は、第１の実施例のこの欠点を
克服するために設けられた。第２の制御ゲート電
極１２を設けることにより、空間電荷形成領域の
ポテンシヤルは、第２の制御ゲート電極１２と制
御御ゲート電極８とドレイン領域３の電圧だけに
より制御される。半導体基板表面外部の電位に影
響されずに、空間電荷形成領域のポテンシヤルが
定まるため、メモリの特性は非常に安定する。第
２の実施例の場合、電荷注入時において、Punch
−Through注入をするためには、最大電流通路
（最小電位通路でもよい）が半導体表面にならな
いように、第２の制御ゲート電極１２の電位を低
くすることが大切である。従つて本発明のPunch
−Through注入は、電荷注入時において、最大
電流通路が半導体表面反転層内には存在しないで
基板内に存在する。
次に、本発明の半導体不揮発性メモリの第３の
実施例について、第４図を用いて説明する。
第４図に示した第３の実施例は、インジエクタ
領域２１がメモリトランジスタのソース領域を兼
ねた構造になつている。
即ち、半導体基板１の表面にソース領域２１と
ドレイン領域２２とを設け、またソース・ドレイ
ン領域間のチヤネル領域の上にソース領域２１に
接して第２の制御ゲート電極２８とドレイン領域
２２に接して浮遊ゲート電極２９とを設け、さら
に、浮遊ゲート電極２９の上に絶縁膜２６を介し
て制御ゲート電極２７を設けた構造になつてい
る。浮遊ゲート電極２９の下のチヤネル領域が注
入領域２５、第２の制御ゲート電極２８の下のチ
ヤネル領域が浮遊ゲート電極２９に電子を注入す
るときには、空間電荷領域となる。
まず、読み出し方法について説明する。第２の
制御ゲート電極２８の電位をゲート絶縁膜２４の
下のチヤネル領域表面が充分に反転するように電
圧を印加する。ソース・ドレイン領域間のチヤネ
ルコンダクタンスは、制御ゲート電極２７に一定
に電圧を印加した状態では、浮遊ゲート電極２９
の中の電荷量によつて変化する。即ち、浮遊ゲー
ト電極２９の情報が読み出される。
次に、書込みは、第３図の第２の本発明の実施
例同様に、Punch−Through注入を用いる。この
場合ドレイン領域２２の電位及び、制御ゲート電
極２７の電位より注入領域２５の表面ポテンシヤ
ルを下げる。その結果、ソース領域２１と注入領
域２５との間の空間電荷形成領域のポテンシヤル
も下げられ、ソース領域２１から電子が浮遊ゲー
ト電極２９に向つて加速される。即ち、Punch−
Through注入が起こる。このとき、ゲート絶縁
膜２４の下の加速電子は、基板表面でなく、基板
内部を通つて加速される。
次に、第５図に示す本発明の半導体不揮発性メ
モリの第４の実施例について説明する。
第４の実施例は、ドレイン領域２２が制御ゲー
ト電極の役割を兼ねた構造になつているものであ
る。即ち、浮遊ゲート電極２９とドレイン領域２
２との容量結合を強くする（構造的には、第５図
に示す如く、浮遊ゲート電極２９とドレイン領域
２２とのオーバーラツプを大きくする）ことによ
り、浮遊ゲート電極２９の電位をドレイン領域２
２の電位のみによつて制御する。
従つて、注入領域２５のポテンシヤルもドレイ
ン領域２２の電位のみによつて定まる。
まず、読み出しは、第２の制御ゲート電極２８
の電位により、ゲート絶縁膜２４の下のチヤネル
領域を反転させ、ドレイン領域２２にある一定の
ドレイン電圧を印加したときのチヤネルコンダク
タンスを検出することにより行なわれる。浮遊ゲ
ート電極２９に電子が多く注入されている場合は
チヤネルコンダクタンスは、小さく、逆に電子が
少ない場合はチヤネルコンダクタンスは大きい。
書込みは、ソース領域２１と注入領域２５との
間でPunch−Throughを起こし、Punch−
Through注入により書込みを行う。注入領域２
５のポテンシヤルは、ドレイン領域２２の電位に
よつて選択できる。
次に、第６図に示した本発明の半導体不揮発性
メモリ第５の実施例は、今まで説明した第１〜第
４の実施例と異なり、注入方向にPunch−
Through注入をすることにより、高注入効率化
をはかつたものである。
具体的には、電荷供給領域の構造を第６図のよ
うに形成したものである。即ち、第６図に示した
如くインジエクタ領域を兼ねたソース領域２１ａ
が、注入領域２５のすぐ下に設けられている。従
つて、電子は矢印Ｃの如く、ソース領域２１ａか
ら浮遊ゲート電極２９へ向つて直線的に加速され
る。ソース領域２１ａと注入領域２５との間に存
在する半導体基板１の空間電荷形成領域のポテン
シヤルは、注入領域２５の電位低下とともに下げ
られ、ソース領域２１ａから注入領域２５へと電
子がとびでる。即ち、Punch−Through注入がお
こる。注入領域２５のポテンシヤルは、第６図に
示した第５の実施例の場合、ドレイン領域２２の
電位のみによつて制御することができる。
メモリトランジスタの読み出しは、第５図に示
した第４の実施例と同様に行なわれる。
以上説明したように、本発明は、次のような利
点をもつている。
(1) 構造が微細パターンに向くため、高集積メモ
リに適する。
(2) 順方向電流を利用しない注入方法であるた
め、メモリセル間のクロストークが少ない。
(3) 書込みにPunch−Throughという高速現象を
利用しているので、高速書込みが可能である。
本発明の第１〜第５の実施例においては、Ｎ型
のメモリトランジスタについて説明した。しか
し、Ｐ型メモリトランジスタにおいても適用でき
る。さらに、絶縁基板上に設けられた半導体層で
も同様に実施できることは、言うまでもない。
また、本発明のメモリセルの書込みの選択は、
インジエクタ領域、基板、制御ゲート電極、第２
の制御ゲート電極の電位を制御することによつ
て、可能になる。非選択のメモリセルの場合、空
間電荷形成領域には、空間電荷領域が形成されな
いように、また、選択したメモリセの場合、空間
電荷領域が形成されるように、各電極に電圧を印
加することから、セルの選択はできる。
【図面の簡単な説明】
第１図は、本発明のPunch−Through注入型半
導体不揮発性メモリの第１の実施例の断面図であ
り、第２図は、第１図矢印Ａに沿つたバンド構造
図である。以下、第３図から第６図は、それぞれ
本発明のPunch−Through注入型半導体不揮発性
メモリの第２から第５の実施例の断面図である。 １……半導体基板、２，２１，２１ａ……ソー
ス領域、３，２２……ドレイン領域、４，２１，
２１ａ……電荷供給領域、５，１０，２３……ゲ
ート絶縁膜、９，２５……注入領域、６，２９…
…浮遊ゲート電極、８，２７……制御ゲート電
極、１２，２８……第２の制御ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型の半導体基板と、前記半導体基板の
    表面部分に形成された逆導電型のキヤリア供給領
    域と、前記キヤリア供給領域から離れて前記半導
    体基板の表面部分に形成された逆導電型の制御領
    域と、前記制御領域の一部から前記キヤリア供給
    領域の手前までの前記半導体基板上に第１の絶縁
    膜を介して設けられた浮遊ゲート電極と、前記浮
    遊ゲート電極下で前記制御領域外の前記半導体基
    板の表面部分に相当し前記制御領域により電位を
    制御される注入部分と、前記浮遊ゲート電極と強
    い容量結合をなす第１の制御ゲート電極とから成
    り、前記注入部分と前記キヤリア供給領域間の電
    位差により前記注入部分と前記キヤリア供給領域
    間の前記半導体基板の表面部分に空間電荷領域を
    形成すると共に、前記キヤリア供給領域内のキヤ
    リアを前記注入部分の電位によつて前記空間電荷
    領域内に引き出して前記キヤリアの一部を前記注
    入部分から前記浮遊ゲート電極に注入することを
    特徴とする半導体不揮発性メモリ。 ２ 前記第１の制御ゲート電極が第２の絶縁膜を
    介して前記浮遊ゲート電極上に設けられている特
    許請求の範囲第１項記載の半導体不揮発性メモ
    リ。 ３ 前記空間電荷領域上に第３の絶縁膜を介して
    第２の制御ゲート電極が前記浮遊ゲート電極から
    絶縁されて設けられている特許請求の範囲第１項
    記載の半導体不揮発性メモリ。 ４ 前記キヤリア供給領域がソースであり、前記
    制御領域がドレインである特許請求の範囲第１項
    から第３項までいずれか記載の半導体不揮発性メ
    モリ。 ５ 前記制御領域が前記第１の制御ゲート電極を
    かねる特許請求の範囲第１項記載の半導体不揮発
    性メモリ。
JP58037172A 1983-03-07 1983-03-07 半導体不揮発性メモリ Granted JPS59161873A (ja)

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JP58037172A JPS59161873A (ja) 1983-03-07 1983-03-07 半導体不揮発性メモリ
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JP58037172A JPS59161873A (ja) 1983-03-07 1983-03-07 半導体不揮発性メモリ

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JPS59161873A JPS59161873A (ja) 1984-09-12
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