JPS6135712B2 - - Google Patents
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- Publication number
- JPS6135712B2 JPS6135712B2 JP53106470A JP10647078A JPS6135712B2 JP S6135712 B2 JPS6135712 B2 JP S6135712B2 JP 53106470 A JP53106470 A JP 53106470A JP 10647078 A JP10647078 A JP 10647078A JP S6135712 B2 JPS6135712 B2 JP S6135712B2
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- JP
- Japan
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- semiconductor
- groove
- semiconductor layer
- layer
- tip
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 20
- 230000005684 electric field Effects 0.000 claims description 9
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 5
- 101150068246 V-MOS gene Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
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Classifications
-
- H01L29/7885—
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明はＶ字状の溝に沿つてフローテイングゲ
ートを形成した半導体装置に関する。
ートを形成した半導体装置に関する。
所謂Ｖ―MOSと称される半導体装置にはＶ字
状の溝（Ｖ―groove）を備えるMOSという意味
と、トランジスタ動作が縦型（Vertical）である
MOSという意味とがあるが、いずれにしても縦
方向にチヤンネルを形成する構造は共通してい
る。このＶ―MOSにフローテイングゲートを付
加したＶ―groove FAMOS（Floating Gate
Avalanche MOS）が、情報を不揮発に蓄積でき
る半導体記憶素子として利用されようとしてい
る。
状の溝（Ｖ―groove）を備えるMOSという意味
と、トランジスタ動作が縦型（Vertical）である
MOSという意味とがあるが、いずれにしても縦
方向にチヤンネルを形成する構造は共通してい
る。このＶ―MOSにフローテイングゲートを付
加したＶ―groove FAMOS（Floating Gate
Avalanche MOS）が、情報を不揮発に蓄積でき
る半導体記憶素子として利用されようとしてい
る。
しかしながら、従来のＶ―groove FAMOSで
は通常のＶ―MOSと同様、Ｖ字状の溝の先端部
がソースとなる最下端の半導体基板内にまで入り
込む溝造であるため、フローテイングゲートへの
電子の注入に高電圧を必要としており、低電圧で
の書込みができないという欠点がある。
は通常のＶ―MOSと同様、Ｖ字状の溝の先端部
がソースとなる最下端の半導体基板内にまで入り
込む溝造であるため、フローテイングゲートへの
電子の注入に高電圧を必要としており、低電圧で
の書込みができないという欠点がある。
本発明は上記した点を改善するために、フロー
テイングゲートを形成するＶ字状の溝の先端部を
最下端の半導体基板面から離隔する構造として、
前記半導体基板とＶ字状の溝の先端部との間に電
界を集中させ、低電圧で効率よくフローテイング
ゲートへ電子を注入できるようにした半導体装置
を提供することを目的としている。
テイングゲートを形成するＶ字状の溝の先端部を
最下端の半導体基板面から離隔する構造として、
前記半導体基板とＶ字状の溝の先端部との間に電
界を集中させ、低電圧で効率よくフローテイング
ゲートへ電子を注入できるようにした半導体装置
を提供することを目的としている。
以下、図面を参照して本発明の実施例を説明す
る。第１図はトランジスタ動作が縦型であるＶ―
MOSに適用した本発明の一実施例を示す断面図
である。同図において、１は不純物としてアンチ
モン等がドープされた比抵抗0.001Ω・cm-1以下
のN+型シリコン基板であり、この基板１上には
1016／cm3程度の濃度のＰ型エピタキシヤル層（第
１の半導体層）２が３μｍ程度の厚みに形成され
ている。そして、このＰ型層２上にはN+型層
（第２の半導体層）３が薄く形成されている。４
はN+型層３からＰ型層２にかけてエツチング等
でＶ字状に形成された溝であり、その先端部４ａ
は基板１の表面から離隔されている。５は溝４に
沿つて形成された酸化膜（SiO2）、６は厚さ1000
Å程度の酸化膜５によりN+型層３およびＰ層２
から絶縁された多結晶シリコンのフローテイング
ゲート各電極であり、上部も従つて全体が酸化膜
５で覆われている。７はゲート電極である。
る。第１図はトランジスタ動作が縦型であるＶ―
MOSに適用した本発明の一実施例を示す断面図
である。同図において、１は不純物としてアンチ
モン等がドープされた比抵抗0.001Ω・cm-1以下
のN+型シリコン基板であり、この基板１上には
1016／cm3程度の濃度のＰ型エピタキシヤル層（第
１の半導体層）２が３μｍ程度の厚みに形成され
ている。そして、このＰ型層２上にはN+型層
（第２の半導体層）３が薄く形成されている。４
はN+型層３からＰ型層２にかけてエツチング等
でＶ字状に形成された溝であり、その先端部４ａ
は基板１の表面から離隔されている。５は溝４に
沿つて形成された酸化膜（SiO2）、６は厚さ1000
Å程度の酸化膜５によりN+型層３およびＰ層２
から絶縁された多結晶シリコンのフローテイング
ゲート各電極であり、上部も従つて全体が酸化膜
５で覆われている。７はゲート電極である。
上記構成において、基板１をソースＳとし且つ
溝４により２分されたN+型層３ａ，３ｂを共通
に接続してドレインＤとすると、縦型のトランジ
スタ動作が行なわれる。つまり、ゲートＧを正電
位にし且つソースＳを接地した状態で、ドレイン
Ｄに適当な正電圧を印加すると溝４に沿つてチヤ
ンネルが生じ、また図中破線で示すように空乏層
８が形成されドレイン領域３ａ，３ｂ、Ｖ溝に沿
うチヤンネル、Ｖ溝先端４ａとソース領域１との
間の空乏層、ソース領域１の経路で電流が流れ、
この電流はゲート電極７に加える電圧を変化する
ことにより変えられ、こうしてバーテイカル
MOSの動作が行なわれる。更にこの素子ではソ
ース、、ドレインに加える電圧による電界が溝４
の尖鋭な先端部４ａとN+型基板１の対向する部
位に集中し、こうして発生した高電界により電子
が加速され、この加速された電子はＰ層２で衝突
を繰り返し、この衝突によるイオン化（Impact
Ionization）で発生した電子e-、正孔h+対のう
ち、電子e-が所謂ホツトエレクトロンとなり酸化
膜５を飛び越し、ゲート電極７に容量結合して正
電位になつているフローテイングゲート６に注入
される。
溝４により２分されたN+型層３ａ，３ｂを共通
に接続してドレインＤとすると、縦型のトランジ
スタ動作が行なわれる。つまり、ゲートＧを正電
位にし且つソースＳを接地した状態で、ドレイン
Ｄに適当な正電圧を印加すると溝４に沿つてチヤ
ンネルが生じ、また図中破線で示すように空乏層
８が形成されドレイン領域３ａ，３ｂ、Ｖ溝に沿
うチヤンネル、Ｖ溝先端４ａとソース領域１との
間の空乏層、ソース領域１の経路で電流が流れ、
この電流はゲート電極７に加える電圧を変化する
ことにより変えられ、こうしてバーテイカル
MOSの動作が行なわれる。更にこの素子ではソ
ース、、ドレインに加える電圧による電界が溝４
の尖鋭な先端部４ａとN+型基板１の対向する部
位に集中し、こうして発生した高電界により電子
が加速され、この加速された電子はＰ層２で衝突
を繰り返し、この衝突によるイオン化（Impact
Ionization）で発生した電子e-、正孔h+対のう
ち、電子e-が所謂ホツトエレクトロンとなり酸化
膜５を飛び越し、ゲート電極７に容量結合して正
電位になつているフローテイングゲート６に注入
される。
フローテイングゲート６に注入された電子はそ
の後各電極への電圧印加を停止しても残存するの
で、この素子は不揮発性メモリとして機能する。
つまりFAMOSの動作が行なわれ、そして、この
メモリからの読み出しはフローテイングゲート６
内に注入された電子の有無によるスレツシユホー
ルド電圧Vthの相違を検出する形で行なわれる。
また、このメモリの消去は従来のものと同様紫外
線等により行なわれるが、フローテイングゲート
６へ正孔を注入して中和することも考えられる。
尚、この例の半導体装置ではチヤンネル長はＳ層
２の厚さにより決定される。
の後各電極への電圧印加を停止しても残存するの
で、この素子は不揮発性メモリとして機能する。
つまりFAMOSの動作が行なわれ、そして、この
メモリからの読み出しはフローテイングゲート６
内に注入された電子の有無によるスレツシユホー
ルド電圧Vthの相違を検出する形で行なわれる。
また、このメモリの消去は従来のものと同様紫外
線等により行なわれるが、フローテイングゲート
６へ正孔を注入して中和することも考えられる。
尚、この例の半導体装置ではチヤンネル長はＳ層
２の厚さにより決定される。
第２図はＶ溝MOSに適用した本発明の他の実
施例を示す断面図であり、第１図と同一部分には
同一符号を付してある。この実施例のFAMOS
は、表面のN+型層３をＶ溝４により２分割して
使用する点が第１図と異なる。つまり、一方の
N+型層３ａをドレインＤとして、他方のN+型層
３ｂをソースＳとし、これらＰ型層２中にＶ溝４
の斜面に沿つて形成されＮ型反転層つまりチヤン
ネルにより接続する。この場合のチヤンネル長は
第１図と異なり溝４の形状から決定される。
施例を示す断面図であり、第１図と同一部分には
同一符号を付してある。この実施例のFAMOS
は、表面のN+型層３をＶ溝４により２分割して
使用する点が第１図と異なる。つまり、一方の
N+型層３ａをドレインＤとして、他方のN+型層
３ｂをソースＳとし、これらＰ型層２中にＶ溝４
の斜面に沿つて形成されＮ型反転層つまりチヤン
ネルにより接続する。この場合のチヤンネル長は
第１図と異なり溝４の形状から決定される。
上記構成の半導体装置でも書き込みは第１図と
同様にして行なう。即ちソース、ドレイン３ａ，
３ｂを共通に接続して正電圧を加え、基板１を接
地する。そして、ゲートＧを正電位とし、Ｖ溝４
の先端部４ａと基板１の対向する部位に電界を集
中させて、Impact Ionizationにより発生した電
子をフローテイングゲート６に注入する。なお、
N+型層３ａ，３ｂは同電位にする代りに一方を
接地してもよい。これに対し、読み出し時にはソ
ースＳおよび基板１を接地し、ドレインＤに正電
圧、ゲートＧに正の制御電圧を印加し、溝４の斜
面に沿つて形成されるチヤンネルによる横型の
FET動作を行なわせる。
同様にして行なう。即ちソース、ドレイン３ａ，
３ｂを共通に接続して正電圧を加え、基板１を接
地する。そして、ゲートＧを正電位とし、Ｖ溝４
の先端部４ａと基板１の対向する部位に電界を集
中させて、Impact Ionizationにより発生した電
子をフローテイングゲート６に注入する。なお、
N+型層３ａ，３ｂは同電位にする代りに一方を
接地してもよい。これに対し、読み出し時にはソ
ースＳおよび基板１を接地し、ドレインＤに正電
圧、ゲートＧに正の制御電圧を印加し、溝４の斜
面に沿つて形成されるチヤンネルによる横型の
FET動作を行なわせる。
以上述べた本発明の半導体装置では、フローテ
イングゲート６が形成されるＶ字状の溝４の先端
部４ａがＰ型層２の中間で終つて基板１とは離隔
しているため、書き込み時には先端部４ａと基板
１の対向する部位との間に電界が集中するので、
この高電界により加速された電子による衝突電離
により該先端部分のＰ型層２で発生した電子・正
孔対のうちの電子が効率よくフローテイングゲー
ト６に注入される。このため、低電圧による書き
込み動作が可能となるので不揮発性メモリとして
のFAMOSが一段と利用し易くなる。また、第１
図の例ではソースコモンであるが、第２図の例で
は基板１とは独立したソースＳを有するため、メ
モリなどに用いてその回路構成の自由度が増す利
点がある。また第１図では読み出し時にもＶ溝先
端４の部分の電界が高くなつてアバランシエ現象
が発生しフローテイングゲートへの電子注入が行
なわれる可能性があるから読み出し時のソースド
レイン電圧は充分低くする等の処理が必要である
が、第２図のものは書き込みと読み出しでは電圧
印加状態を変えているから読み出しにＶ溝先端部
４ａで電界が集中してホツトエレクトロンによる
フローテイングゲートへの書き込みが行なわれる
ようなことはなく、記憶状態が安定している。
イングゲート６が形成されるＶ字状の溝４の先端
部４ａがＰ型層２の中間で終つて基板１とは離隔
しているため、書き込み時には先端部４ａと基板
１の対向する部位との間に電界が集中するので、
この高電界により加速された電子による衝突電離
により該先端部分のＰ型層２で発生した電子・正
孔対のうちの電子が効率よくフローテイングゲー
ト６に注入される。このため、低電圧による書き
込み動作が可能となるので不揮発性メモリとして
のFAMOSが一段と利用し易くなる。また、第１
図の例ではソースコモンであるが、第２図の例で
は基板１とは独立したソースＳを有するため、メ
モリなどに用いてその回路構成の自由度が増す利
点がある。また第１図では読み出し時にもＶ溝先
端４の部分の電界が高くなつてアバランシエ現象
が発生しフローテイングゲートへの電子注入が行
なわれる可能性があるから読み出し時のソースド
レイン電圧は充分低くする等の処理が必要である
が、第２図のものは書き込みと読み出しでは電圧
印加状態を変えているから読み出しにＶ溝先端部
４ａで電界が集中してホツトエレクトロンによる
フローテイングゲートへの書き込みが行なわれる
ようなことはなく、記憶状態が安定している。
第１図は本発明の一実施例を示す断面図、第２
図は本発明の他の実施例を示す断面図である。 １……N+型シリコン基板（半導体基板）、２…
…Ｐ型エピタキシヤル層（第１の半導体層）、３
……N+型層（第２の半導体層）、４……Ｖ字状の
溝、４ａ……先端部、５……酸化膜、６……フロ
ーテイングゲート、７……ゲート、８……空乏
層。
図は本発明の他の実施例を示す断面図である。 １……N+型シリコン基板（半導体基板）、２…
…Ｐ型エピタキシヤル層（第１の半導体層）、３
……N+型層（第２の半導体層）、４……Ｖ字状の
溝、４ａ……先端部、５……酸化膜、６……フロ
ーテイングゲート、７……ゲート、８……空乏
層。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上に反対導電型の第１
の半導体層を形成し、この第１の半導体層上に前
記半導体基板と同一導電型の第２の半導体層を形
成し、さらに前記第２の半導体層から前記第１の
半導体層内にその先端部が前記半導体基板面から
離隔された断面形状がＶ字状の溝を形成し、その
Ｖ字状の溝に沿つてフローテイングゲートおよび
ゲート各電極を設けて、第１の半導体層内のＶ字
状の溝の先端部に電界集中部分が生じるようにし
てなることを特徴とする半導体装置。 ２ 半導体基板をソース、第２の半導体層をドレ
インとしてなることを特徴とする特許請求の範囲
第１項記載の半導体装置。 ３ Ｖ字状の溝で分割された第２の半導体層の一
方と他方をソースとドレインにしたことを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10647078A JPS5534432A (en) | 1978-08-31 | 1978-08-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10647078A JPS5534432A (en) | 1978-08-31 | 1978-08-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534432A JPS5534432A (en) | 1980-03-11 |
| JPS6135712B2 true JPS6135712B2 (ja) | 1986-08-14 |
Family
ID=14434412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10647078A Granted JPS5534432A (en) | 1978-08-31 | 1978-08-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5534432A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160166A (en) * | 1981-03-27 | 1982-10-02 | Seiko Instr & Electronics Ltd | Non-volatile semiconductor memory |
| JPS59154073A (ja) * | 1983-02-22 | 1984-09-03 | Seiko Epson Corp | 半導体装置 |
| JP2964969B2 (ja) * | 1996-12-20 | 1999-10-18 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3643864B2 (ja) | 1999-05-18 | 2005-04-27 | 国立大学法人広島大学 | 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ |
-
1978
- 1978-08-31 JP JP10647078A patent/JPS5534432A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534432A (en) | 1980-03-11 |
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