JPS59154073A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59154073A JPS59154073A JP2896283A JP2896283A JPS59154073A JP S59154073 A JPS59154073 A JP S59154073A JP 2896283 A JP2896283 A JP 2896283A JP 2896283 A JP2896283 A JP 2896283A JP S59154073 A JPS59154073 A JP S59154073A
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- JP
- Japan
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- drain region
- electrode
- region
- field concentration
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- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000000694 effects Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 239000002784 hot electron Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 description 5
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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- Engineering & Computer Science (AREA)
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置構造に関する。
従来、半導体装置のＰ−Ｎ接合表面は、平担な形状をし
ているのが通例であった。
ているのが通例であった。
しかし、上記技術では、Ｐ−Ｎ接合表面に電界集中を必
要とする半導体装置には、電界強度に制限を生ずるとい
う欠点があった。
要とする半導体装置には、電界強度に制限を生ずるとい
う欠点があった。
本発明は、かかる従来技術の欠点をなくシ、Ｐ−Ｎ接合
表面形状を加工して、Ｐ−Ｎ接合表面に電界集中を起し
易いＰ−Ｎ接合表面形状を提供することを目的とする。
表面形状を加工して、Ｐ−Ｎ接合表面に電界集中を起し
易いＰ−Ｎ接合表面形状を提供することを目的とする。
上記目的を達成する為の本発明の基本的な構成は、半導
体装置に於て、半導体のＰ−Ｎ接合表面部には、くさび
形、段形等の溝、山あるいはくびれを形成し、該溝、山
あるいはくさび部上には誘電体膜が形成され、該誘電体
膜上に電極が形成されて成ることを特徴とする゛。
体装置に於て、半導体のＰ−Ｎ接合表面部には、くさび
形、段形等の溝、山あるいはくびれを形成し、該溝、山
あるいはくさび部上には誘電体膜が形成され、該誘電体
膜上に電極が形成されて成ることを特徴とする゛。
以下、実施例によシ本発明を詳述する。
第１図は本発明の一実施例を示す電気的書込み消去可能
なＭＯ８型メモリ（ＦｉＰ−ＲＯＭ）の要部の断面図で
ある。Ｐ型ｓ６基＆ｌにはソース領域２．ドレイン領域
３がＮ層として形成され、ドレイン領域３のＰ−Ｎ接合
表面領域近傍の一部に溝４を形成し、ゲート酸化膜５．
浮遊電極６．その上の層間絶縁Ｍ７．コントロール、ゲ
ート電極８が形成されて成る。この様にして形成された
ｍｐＲＯＭの書き込み電圧あるいは書き込み時間は、ド
レイン領域端部でのゲート電極のくびれ部での電界集中
によシホット・エレクトロンが低電圧で効率よく書き込
まれる効果がある。
なＭＯ８型メモリ（ＦｉＰ−ＲＯＭ）の要部の断面図で
ある。Ｐ型ｓ６基＆ｌにはソース領域２．ドレイン領域
３がＮ層として形成され、ドレイン領域３のＰ−Ｎ接合
表面領域近傍の一部に溝４を形成し、ゲート酸化膜５．
浮遊電極６．その上の層間絶縁Ｍ７．コントロール、ゲ
ート電極８が形成されて成る。この様にして形成された
ｍｐＲＯＭの書き込み電圧あるいは書き込み時間は、ド
レイン領域端部でのゲート電極のくびれ部での電界集中
によシホット・エレクトロンが低電圧で効率よく書き込
まれる効果がある。
第２図は本発明による他の実施例を示すＩＰ−ＲＯ’Ｍ
の要部の断面図である。Ｐ型Ｓ（基板１１にはソース領
域１２、ドレイン領域１３が母層として形成され、ドレ
イン領域１３のＰ−Ｎ接合表面領域近傍の一部に山１４
を形成し、ゲート酸化膜１５．浮遊電極１６．その上の
層間絶縁膜１７ 、コントロール、ゲート電極１８が形
成されて成る。この様にして形成されたＥＰ−ＲＯＭは
ドレイン領域のＰ−Ｎ接合表面領域の山部での電界集中
によ）、書き込み効率が向上する効果がある。
の要部の断面図である。Ｐ型Ｓ（基板１１にはソース領
域１２、ドレイン領域１３が母層として形成され、ドレ
イン領域１３のＰ−Ｎ接合表面領域近傍の一部に山１４
を形成し、ゲート酸化膜１５．浮遊電極１６．その上の
層間絶縁膜１７ 、コントロール、ゲート電極１８が形
成されて成る。この様にして形成されたＥＰ−ＲＯＭは
ドレイン領域のＰ−Ｎ接合表面領域の山部での電界集中
によ）、書き込み効率が向上する効果がある。
第３図は本発明によるその他の実施例を示す要部の断面
図であシ、半導体基板２１のＰ−Ｎ接合の表面部に段差
２２を形成し、その上に誘電体膜る。
図であシ、半導体基板２１のＰ−Ｎ接合の表面部に段差
２２を形成し、その上に誘電体膜る。
電極冴を形成したものである。
上記の如（、Ｐ−Ｎ接合表面部に溝や山、あるいはくび
れ部を形成する事によｐ−ＥＰ−ＲＯＭの書き込み効率
の向上やＭＯ８型トンネル効実装置のＰ−Ｎ接合表面部
でのトンネル効果を効率良く行なわせることが出来る等
、半導体装置の特徴等が計れる効果がある。
れ部を形成する事によｐ−ＥＰ−ＲＯＭの書き込み効率
の向上やＭＯ８型トンネル効実装置のＰ−Ｎ接合表面部
でのトンネル効果を効率良く行なわせることが出来る等
、半導体装置の特徴等が計れる効果がある。
第１図及び第２図は本発明の実施例を示すＥＰＲＯ，Ｍ
の要部の断面図、第３図は本発明のその他の実施例を示
す要部の断面図である。 １ 、１１ 、２１０・半導体基板 ２，１２・・ソー
ス領域 ３，１３・・ドレイン領域 ４，１４，２２・
・Ｐ−Ｎ接合表面変形部 ５ 、７ 、１５ 、１７
、２２・・誘電体膜 ６ 、８ 、１６ 、１８ 、２
４・・電極。 、以 上 出願人 株式会社諏訪精工舎
の要部の断面図、第３図は本発明のその他の実施例を示
す要部の断面図である。 １ 、１１ 、２１０・半導体基板 ２，１２・・ソー
ス領域 ３，１３・・ドレイン領域 ４，１４，２２・
・Ｐ−Ｎ接合表面変形部 ５ 、７ 、１５ 、１７
、２２・・誘電体膜 ６ 、８ 、１６ 、１８ 、２
４・・電極。 、以 上 出願人 株式会社諏訪精工舎
Claims (1)
- 半導体のＰ−Ｎ接合表面部には、くさび形、段形等の溝
、山あるいはくびれを形成し、該溝、山あるいはくびれ
部上には誘電体膜が形成され、該誘電体膜上に電極が形
成されて成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2896283A JPS59154073A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2896283A JPS59154073A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154073A true JPS59154073A (ja) | 1984-09-03 |
Family
ID=12263036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2896283A Pending JPS59154073A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575135A (ja) * | 1991-08-16 | 1993-03-26 | Rohm Co Ltd | 半導体記憶装置 |
| US6707107B2 (en) * | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534432A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-02-22 JP JP2896283A patent/JPS59154073A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534432A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Semiconductor device |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575135A (ja) * | 1991-08-16 | 1993-03-26 | Rohm Co Ltd | 半導体記憶装置 |
| US6707107B2 (en) * | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6791145B2 (en) | 2000-06-26 | 2004-09-14 | Nec Lcd Technologies, Ltd. | Semiconductor device formed by utilizing deformed pattern |
| US6949766B2 (en) | 2000-06-26 | 2005-09-27 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6953976B2 (en) | 2000-06-26 | 2005-10-11 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6977422B2 (en) | 2000-06-26 | 2005-12-20 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7030467B2 (en) | 2000-06-26 | 2006-04-18 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7060623B2 (en) | 2000-06-26 | 2006-06-13 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7554164B2 (en) | 2000-06-26 | 2009-06-30 | Nec Lcd Technologies, Ltd. | Semiconductor device having a gap between a gate electrode and a dummy gate electrode |
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