JPH02310971A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH02310971A JPH02310971A JP1132104A JP13210489A JPH02310971A JP H02310971 A JPH02310971 A JP H02310971A JP 1132104 A JP1132104 A JP 1132104A JP 13210489 A JP13210489 A JP 13210489A JP H02310971 A JPH02310971 A JP H02310971A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に２層のゲート電極を有
する半導体不揮発性記憶装置に関する。
する半導体不揮発性記憶装置に関する。
［従来の技術］
従来、この種の２屑のゲート電極を有する半導体不揮発
性記憶装置において電荷を蓄積する浮遊ゲート電極に電
荷を導入する機構として、主なものにホットキャリア注
入によるものがある。その代表的な構造例を第３図に示
す。第３図において、３１はＰ型半導体基板、３２はＮ
＋＋散層、３３はドレイン、３４はソース、３５は第１
のゲート絶縁膜、３６は第２のゲート絶縁膜、３７は浮
遊ゲート電極、３８は制御ゲート電極である。
性記憶装置において電荷を蓄積する浮遊ゲート電極に電
荷を導入する機構として、主なものにホットキャリア注
入によるものがある。その代表的な構造例を第３図に示
す。第３図において、３１はＰ型半導体基板、３２はＮ
＋＋散層、３３はドレイン、３４はソース、３５は第１
のゲート絶縁膜、３６は第２のゲート絶縁膜、３７は浮
遊ゲート電極、３８は制御ゲート電極である。
第４図には書き込み動作を説明するセルのアレイ配置構
成図を示す。第１のセルＣＩから第ＮのセルＣＮまでの
Ｎ個のセルのソース、ドレインが各々１つのソース線、
ビット線に接続されているものとしている。また、第１
のセルＣＩが書き込み選択セルであり、第２のセルＣ２
から第ＮのセルＣＮが非選択セルであるものとしている
。
成図を示す。第１のセルＣＩから第ＮのセルＣＮまでの
Ｎ個のセルのソース、ドレインが各々１つのソース線、
ビット線に接続されているものとしている。また、第１
のセルＣＩが書き込み選択セルであり、第２のセルＣ２
から第ＮのセルＣＮが非選択セルであるものとしている
。
第４図において、４１は書き込み電位（ＶＰＰ）、４２
は接地電位、４３は高電位、４４はトレイン、４５はソ
ース、４６はビット線電位、４７はソース線電位、４８
は制御ゲート電極、４９は浮遊ゲート電極である。ここ
で、第３図より明らかなように、セルのソース３４．ド
レイン３３は１重のＮ＋拡散層３２により形成されてい
る。
は接地電位、４３は高電位、４４はトレイン、４５はソ
ース、４６はビット線電位、４７はソース線電位、４８
は制御ゲート電極、４９は浮遊ゲート電極である。ここ
で、第３図より明らかなように、セルのソース３４．ド
レイン３３は１重のＮ＋拡散層３２により形成されてい
る。
セルの書き込み動体を第４図を用いて説明する。
第１のセルＣ１から第ＮのセルＣＮまでのトレイン４４
が接続されたビット線には、負荷を通して書き込み電位
（ＶＰ’Ｐ）４１が印加され、ソース４５が接続された
ソース線４７は接地電位４２に落とされる。 その後、
書き込み選択された第１のセルＣＩの制御ゲート電極４
８を高電位４３にして非選択の第２から第ＮのセルＣ２
〜ＣＮの制御ゲート電極４８を接地電位４２に落とす。
が接続されたビット線には、負荷を通して書き込み電位
（ＶＰ’Ｐ）４１が印加され、ソース４５が接続された
ソース線４７は接地電位４２に落とされる。 その後、
書き込み選択された第１のセルＣＩの制御ゲート電極４
８を高電位４３にして非選択の第２から第ＮのセルＣ２
〜ＣＮの制御ゲート電極４８を接地電位４２に落とす。
この時、ヒツト線電位４６は、選択セルＣ１を流れる書
き込み電流ＩＰと、非選択セル０２〜ＣＮを流れるリー
ク電流（Ｎ−１）・ＩＬの和Ｉ Ｐ＋（Ｎ−１） Ｉ
Ｌによる負荷のところでの電位降下分だけ、書き込み電
位４１ ＜ＶＰＰ）より低い電位になる。選択セルＣ１
の浮遊ゲート電極３７，４９の電位ＶＦＧは ＶＦＧ＝（ＣＦＧ／ＣＴ）ＶＣＧ十（ＣＤ／ＣＴ）ＶＤ
、ＣＴ＝ ＣＢ＋ＣＦＧ＋ＣＤ、 で表され、ここでＣ
Ｏは浮遊ゲート電極３７．４９とＰ型半導体基板３１及
びソース３４，４５との間の容量、ＣＦＧは浮遊ゲート
電極３７．４９と制御ゲート電極３８．４８の間の容量
、ＣＤは浮遊ゲート電極とドレイン３３．４４の間の容
量でありＣＴはＣＢとＣＦＧ、ＣＤを加えた容量であり
、ＶＣＧは選択セルＣＩの制御ゲート電極３８．４８に
印加された高電位４３、ＶＤはビット線電位４６である
。この場合選択セルＣＩはオン動作をし、ドレイン３３
゜４４近傍で生成したチャンネルホットエレクトロンは
第１のゲート絶蜂膜３５のポテンシャル障壁を越えて、
浮遊ゲート電極３７．４９に注入される。一方、非選択
セルＣ２〜ＣＮの浮遊ゲート電極３７．４９の電位ＶＦ
Ｇは、 ＶＦＧ＝（Ｃｒｌ／ＣＴ）ＶＤ、ＣＴ ＝ ＣＢ＋ＣＦ
Ｇ＋ＣＤで表される。浮遊ゲート電極３７．４９につく
容量の総和ＣＴに対して、トレイン３３，４４との間に
つく容量ＣＤが十分に小さい場合には浮遊ゲート電極３
７．４９とソース３４．４５間の電圧ＶＦＧはセルトラ
ンジスタのしきい値電圧ＦＬより小さくなり、セルトラ
ンジスタはオフする。非選択セルＣ２〜ＣＮに流れる電
流はセルトランジスタのサブスレッショルド電流になる
。
き込み電流ＩＰと、非選択セル０２〜ＣＮを流れるリー
ク電流（Ｎ−１）・ＩＬの和Ｉ Ｐ＋（Ｎ−１） Ｉ
Ｌによる負荷のところでの電位降下分だけ、書き込み電
位４１ ＜ＶＰＰ）より低い電位になる。選択セルＣ１
の浮遊ゲート電極３７，４９の電位ＶＦＧは ＶＦＧ＝（ＣＦＧ／ＣＴ）ＶＣＧ十（ＣＤ／ＣＴ）ＶＤ
、ＣＴ＝ ＣＢ＋ＣＦＧ＋ＣＤ、 で表され、ここでＣ
Ｏは浮遊ゲート電極３７．４９とＰ型半導体基板３１及
びソース３４，４５との間の容量、ＣＦＧは浮遊ゲート
電極３７．４９と制御ゲート電極３８．４８の間の容量
、ＣＤは浮遊ゲート電極とドレイン３３．４４の間の容
量でありＣＴはＣＢとＣＦＧ、ＣＤを加えた容量であり
、ＶＣＧは選択セルＣＩの制御ゲート電極３８．４８に
印加された高電位４３、ＶＤはビット線電位４６である
。この場合選択セルＣＩはオン動作をし、ドレイン３３
゜４４近傍で生成したチャンネルホットエレクトロンは
第１のゲート絶蜂膜３５のポテンシャル障壁を越えて、
浮遊ゲート電極３７．４９に注入される。一方、非選択
セルＣ２〜ＣＮの浮遊ゲート電極３７．４９の電位ＶＦ
Ｇは、 ＶＦＧ＝（Ｃｒｌ／ＣＴ）ＶＤ、ＣＴ ＝ ＣＢ＋ＣＦ
Ｇ＋ＣＤで表される。浮遊ゲート電極３７．４９につく
容量の総和ＣＴに対して、トレイン３３，４４との間に
つく容量ＣＤが十分に小さい場合には浮遊ゲート電極３
７．４９とソース３４．４５間の電圧ＶＦＧはセルトラ
ンジスタのしきい値電圧ＦＬより小さくなり、セルトラ
ンジスタはオフする。非選択セルＣ２〜ＣＮに流れる電
流はセルトランジスタのサブスレッショルド電流になる
。
［発明が解決しようとする課題］
上述した従来の２Ｎのゲート電極を有する半導体不揮発
性記憶装置においては、セルの縮小に伴い次のような問
題が生ずる。セルを縮小すると浮遊ゲート電極３７．４
９と制御ゲート電極３日。
性記憶装置においては、セルの縮小に伴い次のような問
題が生ずる。セルを縮小すると浮遊ゲート電極３７．４
９と制御ゲート電極３日。
４８間の対向面積は小さくなるが、第２のゲート絶縁膜
３６の膜厚は絶縁耐圧が持たなくなるために余り薄くす
ることはできない。従ってセルの縮小とともに浮遊ゲー
ト電極３７．４９と制御ゲート電極３８．４８間の容ｆ
ｉｃ、ＦＧが小さくなる。一方、浮遊ゲート電％３７．
４９とドレイン３３゜４４間の容量ＣＤは容ｔｃＦＧは
とには小さくならない。なぜならセルを縮小してもドレ
イン３３，４４のＮ１拡散Ｎ３２の深さを浅、くするこ
とは困難であり、ドレイン３３．４４と浮遊ゲート電極
３７とのオーバーラツプ長を短くし難いためである。
３６の膜厚は絶縁耐圧が持たなくなるために余り薄くす
ることはできない。従ってセルの縮小とともに浮遊ゲー
ト電極３７．４９と制御ゲート電極３８．４８間の容ｆ
ｉｃ、ＦＧが小さくなる。一方、浮遊ゲート電％３７．
４９とドレイン３３゜４４間の容量ＣＤは容ｔｃＦＧは
とには小さくならない。なぜならセルを縮小してもドレ
イン３３，４４のＮ１拡散Ｎ３２の深さを浅、くするこ
とは困難であり、ドレイン３３．４４と浮遊ゲート電極
３７とのオーバーラツプ長を短くし難いためである。
従って、セルの縮小に伴いＣＤ／ＣＴ（ＣＴ＝ＣＢ＋Ｃ
ＦＧ＋ＣＤ）は大きくなる。このため書き込み動作時、
非選択セルの浮遊ゲート電極３７．４９の電位ＶＦＧ（
７）浮き上カリはＶＦＧ＝ （ＣＤ／ＣＴ）ＶＤで表さ
れるため、ＣＤ／ ＣＴの増加に従ってＶＦＧも増加し
、セルトランジスタのしきい値を越えるようになる。上
述のようにセルの縮小により書き込み動作時の非選択セ
ルの浮遊ゲート電極３７．４９の電位ＶＦＧがセルトラ
ンジスタのしきい値を越えるほどに浮き上がると、非選
択セルを流れるリーク電流が増大し、ビット線電位４６
（ＶＤ）を下げてしまい、選択セルの書き込み時間が長
くなってしまうという欠点がある。
ＦＧ＋ＣＤ）は大きくなる。このため書き込み動作時、
非選択セルの浮遊ゲート電極３７．４９の電位ＶＦＧ（
７）浮き上カリはＶＦＧ＝ （ＣＤ／ＣＴ）ＶＤで表さ
れるため、ＣＤ／ ＣＴの増加に従ってＶＦＧも増加し
、セルトランジスタのしきい値を越えるようになる。上
述のようにセルの縮小により書き込み動作時の非選択セ
ルの浮遊ゲート電極３７．４９の電位ＶＦＧがセルトラ
ンジスタのしきい値を越えるほどに浮き上がると、非選
択セルを流れるリーク電流が増大し、ビット線電位４６
（ＶＤ）を下げてしまい、選択セルの書き込み時間が長
くなってしまうという欠点がある。
本発明は上記従来の事情に鑑みなされたもので、ビット
線電位の低下を抑えた半導体不揮発性記憶装置を提供す
ることを目的とする。
線電位の低下を抑えた半導体不揮発性記憶装置を提供す
ることを目的とする。
［発明の従来技術に対する相違点］
上述した従来の２層のゲート電極を有する半導体不揮発
性記憶装置に対し、本発明はドレインのみ、あるいはソ
ース、ドレインの両方の高濃度のＮ０拡散層が浮遊ゲー
ト電極とはオーバーラツプしないように間隔領域を有し
、該間隔領域を含んで浮遊ゲート電極下のチャンネル方
向に広がって延びる低濃度のＮ−拡散層を有する構造を
有し、セルの書き込み動作は、該Ｎ−拡散層領域におい
てアバランシェホットエレクトロンを生成せしめ、該ホ
ットエレクトロンを浮遊ゲート電極に注入せしめて行う
という相違点を有する。
性記憶装置に対し、本発明はドレインのみ、あるいはソ
ース、ドレインの両方の高濃度のＮ０拡散層が浮遊ゲー
ト電極とはオーバーラツプしないように間隔領域を有し
、該間隔領域を含んで浮遊ゲート電極下のチャンネル方
向に広がって延びる低濃度のＮ−拡散層を有する構造を
有し、セルの書き込み動作は、該Ｎ−拡散層領域におい
てアバランシェホットエレクトロンを生成せしめ、該ホ
ットエレクトロンを浮遊ゲート電極に注入せしめて行う
という相違点を有する。
［課題を解決するための手段］
本発明の半導体不揮発性記憶装置は、Ｐ型半導体基板の
一生面にソースとドレインになるＮ９型拡散層を間隔を
もって有し、前記Ｐ型半導体基板上の前記ソース・ドレ
インのＮ゛型拡散層の間に第１のゲート絶縁膜を介して
浮遊ゲート電極を有し、前記浮遊ゲート電極上部に第２
のゲート絶縁膜を介して制御ゲート電極を有する半導体
不揮発性記憶装置において、前記ドレインのＮ′″型拡
散拡散層、あるいは前記ソースとドレインのＮ０拡散層
の両方が、前記浮遊ゲート電極とは重ならないように間
隔領域をもって形成され、前記浮遊ゲート電極と前記Ｎ
゛型拡散層の間前記間隔領域を含み前記浮遊ゲート電極
下のチャンネル領域に向かって広がるＮ−型拡散層を有
する構造とし、書き込み動作を前記Ｎ−型拡散層の領域
においてアバランシェホットエレクトロンを生成させて
前記浮遊ゲート電極にエレクトロン注入させることによ
り行うことを特徴とする。
一生面にソースとドレインになるＮ９型拡散層を間隔を
もって有し、前記Ｐ型半導体基板上の前記ソース・ドレ
インのＮ゛型拡散層の間に第１のゲート絶縁膜を介して
浮遊ゲート電極を有し、前記浮遊ゲート電極上部に第２
のゲート絶縁膜を介して制御ゲート電極を有する半導体
不揮発性記憶装置において、前記ドレインのＮ′″型拡
散拡散層、あるいは前記ソースとドレインのＮ０拡散層
の両方が、前記浮遊ゲート電極とは重ならないように間
隔領域をもって形成され、前記浮遊ゲート電極と前記Ｎ
゛型拡散層の間前記間隔領域を含み前記浮遊ゲート電極
下のチャンネル領域に向かって広がるＮ−型拡散層を有
する構造とし、書き込み動作を前記Ｎ−型拡散層の領域
においてアバランシェホットエレクトロンを生成させて
前記浮遊ゲート電極にエレクトロン注入させることによ
り行うことを特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明を適用した２層のゲート電極を有
する半導体不揮発性記憶装置の第１実施例の縦断面図で
ある。
する半導体不揮発性記憶装置の第１実施例の縦断面図で
ある。
Ｐ型半導体基板１１の一生面に第１のゲート絶縁膜１６
を介して、浮遊ゲート電極１８を有し、浮遊ゲート電極
１８の上部に第２のゲート絶縁膜１７を介して制御ゲー
ト電極１９を有し、Ｐ型半導体基板１１０表面に浮遊ゲ
ート電極１８とはオーバーラツプしないようにオフセッ
ト間隔をもってＮ゛゛散層１２をソース１５側とドレイ
ン１４側に有し、前記オフセットの間隔領域を含んで浮
遊ゲート電極１８下のチャンネル領域に広がって延びる
Ｎ−拡散層１３を有している。ここで、前記Ｎ−拡散Ｎ
１３の濃度は浮遊ゲート電極１８とのオーバーラツプ容
量が無視できる程度に低く設定されている。
を介して、浮遊ゲート電極１８を有し、浮遊ゲート電極
１８の上部に第２のゲート絶縁膜１７を介して制御ゲー
ト電極１９を有し、Ｐ型半導体基板１１０表面に浮遊ゲ
ート電極１８とはオーバーラツプしないようにオフセッ
ト間隔をもってＮ゛゛散層１２をソース１５側とドレイ
ン１４側に有し、前記オフセットの間隔領域を含んで浮
遊ゲート電極１８下のチャンネル領域に広がって延びる
Ｎ−拡散層１３を有している。ここで、前記Ｎ−拡散Ｎ
１３の濃度は浮遊ゲート電極１８とのオーバーラツプ容
量が無視できる程度に低く設定されている。
上述の構造のセルにおける書き込み動作を以下に説明す
る。
る。
書き込みを行うには、書き込みすべき選択セルのドレイ
ンと接続されたビット線に、直列に負荷を挟んで高電圧
の書き込み電圧を印加し、前記選択セルのソースと接続
されたソース線を接地し、前記選択セルの制御ゲート電
極に予電圧を印加してソース１５．ドレイン１４のＮ−
拡散層１３の領域でアバランシェホットエレクトロンを
生成せしめ、このエレクトロンを浮遊ゲート電極１８に
注入する。
ンと接続されたビット線に、直列に負荷を挟んで高電圧
の書き込み電圧を印加し、前記選択セルのソースと接続
されたソース線を接地し、前記選択セルの制御ゲート電
極に予電圧を印加してソース１５．ドレイン１４のＮ−
拡散層１３の領域でアバランシェホットエレクトロンを
生成せしめ、このエレクトロンを浮遊ゲート電極１８に
注入する。
第２図は１層のゲート電極を有するＭＯＳ型電界効果ト
ランジスタで、そのソース、ドレインが本発明のソース
、ドレインと同様にＮ−拡散層がチャンネル方向に向か
ってＮ＋拡散層より広がった構造を持゛つトランジスタ
のＮ−拡散層をパラメータとした基板電流及びゲート電
流の電圧依存性を示す図である。尚、第２図はアイイー
イーイー インターナショナル エレクトロン デバイ
ス ミーティング １９８４年 Ｐ、７７４ｒホツト
キャリア ディグレイディジョン モーズ アンドオプ
チミゼイション オブ エルディーディーモスエフイー
ティーズＪ （ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｉｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ １９８４ Ｐ、７７４ “Ｈｏｔ Ｃａｒｒｌｅ
ｒ Ｄｅｇｒａｄａｔｉｏｎ Ｍｏｄｅｓ ａｎｄ Ｏ
ｐｊ１ｍ！２ａｊ！Ｏｎ ｏｆ ＬＤＤ ＭＯ５ＦＥＴ
ｓ、” ）より引用した。
ランジスタで、そのソース、ドレインが本発明のソース
、ドレインと同様にＮ−拡散層がチャンネル方向に向か
ってＮ＋拡散層より広がった構造を持゛つトランジスタ
のＮ−拡散層をパラメータとした基板電流及びゲート電
流の電圧依存性を示す図である。尚、第２図はアイイー
イーイー インターナショナル エレクトロン デバイ
ス ミーティング １９８４年 Ｐ、７７４ｒホツト
キャリア ディグレイディジョン モーズ アンドオプ
チミゼイション オブ エルディーディーモスエフイー
ティーズＪ （ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｉｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ １９８４ Ｐ、７７４ “Ｈｏｔ Ｃａｒｒｌｅ
ｒ Ｄｅｇｒａｄａｔｉｏｎ Ｍｏｄｅｓ ａｎｄ Ｏ
ｐｊ１ｍ！２ａｊ！Ｏｎ ｏｆ ＬＤＤ ＭＯ５ＦＥＴ
ｓ、” ）より引用した。
第２図の例ではＮ−拡散層を形成するのにリンイオンを
注入し、打ち込み量の大小で濃度の高低を水準分けして
いる。ゲート電流に注目すると、リン打ち込み量がＩ
Ｘ Ｉ Ｏ１３ｅｙｎ−２以上ではゲート電圧がドレイ
ン電圧に等しくなるあたりでピークを持つ特性を示し、
５ Ｘ １０ Ｉ２ａｍ−２以下ではゲート電圧の高い
領域でゲート電圧の増加と供にゲート電流が増加する特
性になる。１×１０１３ｃｍ−２以上の場合ゲート電流
はチャンネルホットエレクトロンによる電流が支配的で
あるのに対し、５×１０１２ｃｍ−２以下ではソース、
ドレインのＮ−拡散層で生成されるアバランシェホット
エレクトロンがゲート電流の支配的要因になる。
注入し、打ち込み量の大小で濃度の高低を水準分けして
いる。ゲート電流に注目すると、リン打ち込み量がＩ
Ｘ Ｉ Ｏ１３ｅｙｎ−２以上ではゲート電圧がドレイ
ン電圧に等しくなるあたりでピークを持つ特性を示し、
５ Ｘ １０ Ｉ２ａｍ−２以下ではゲート電圧の高い
領域でゲート電圧の増加と供にゲート電流が増加する特
性になる。１×１０１３ｃｍ−２以上の場合ゲート電流
はチャンネルホットエレクトロンによる電流が支配的で
あるのに対し、５×１０１２ｃｍ−２以下ではソース、
ドレインのＮ−拡散層で生成されるアバランシェホット
エレクトロンがゲート電流の支配的要因になる。
ここで、２層のゲート電極を持つ場合には、第２図にお
けるゲート電圧は、浮遊ゲート電極とソースとの電位差
に当たる。本発明でソース・ドレインに形成されるＮ−
拡散層の濃度は５×１０１２ｃｍ−２以下のリン打ち込
み量に相当し、Ｎ−拡散層でアバランシェホットエレク
トロンが生成され易いように設定されるものである。
けるゲート電圧は、浮遊ゲート電極とソースとの電位差
に当たる。本発明でソース・ドレインに形成されるＮ−
拡散層の濃度は５×１０１２ｃｍ−２以下のリン打ち込
み量に相当し、Ｎ−拡散層でアバランシェホットエレク
トロンが生成され易いように設定されるものである。
ところで、書き込み動作時、非選択セルの制御ゲート電
極１９は接地するが、本発明ではトレイン１４と浮遊ゲ
ート電極１日との間のオーバーラツプ容量は無視てきる
ため、非選択セルのビット線電位による浮遊ゲート電極
の電位の浮き上がりはごく僅かであり、非選択セルのリ
ーク電流は微小に抑えられ、リーク電流によるビット線
電位の低下は問題にならなくなる。
極１９は接地するが、本発明ではトレイン１４と浮遊ゲ
ート電極１日との間のオーバーラツプ容量は無視てきる
ため、非選択セルのビット線電位による浮遊ゲート電極
の電位の浮き上がりはごく僅かであり、非選択セルのリ
ーク電流は微小に抑えられ、リーク電流によるビット線
電位の低下は問題にならなくなる。
第１図（ｂ）は本発明を適用した２層のゲート電極を有
する半導体不揮発性記憶装置の第２実施例を示す縦断面
図である。第１実施例との構造上の違いは、ドレイン１
４側にのみ、Ｎ１拡散Ｆ１１２が浮遊ゲート電極１８と
オーバーラツプしないようにオフセット間隔をもって形
成され、Ｎ−拡散層１３が前記オフセット間隔領域を含
んで浮遊ゲート電極１８下のチャンネル領域に広がって
延びて形成されている。ソース１５側はＮ＋拡散層１４
が浮遊ゲート電極１８とオーバーラツプ領域をもつよう
に形成されている。本実施例の書き込み動作は第１実施
例と同様であるので省略する。
する半導体不揮発性記憶装置の第２実施例を示す縦断面
図である。第１実施例との構造上の違いは、ドレイン１
４側にのみ、Ｎ１拡散Ｆ１１２が浮遊ゲート電極１８と
オーバーラツプしないようにオフセット間隔をもって形
成され、Ｎ−拡散層１３が前記オフセット間隔領域を含
んで浮遊ゲート電極１８下のチャンネル領域に広がって
延びて形成されている。ソース１５側はＮ＋拡散層１４
が浮遊ゲート電極１８とオーバーラツプ領域をもつよう
に形成されている。本実施例の書き込み動作は第１実施
例と同様であるので省略する。
［発明の効果］
以上説明したように本発明は、２層のゲート電極を有す
る半導体不揮発性記憶装置において、ドレインのみ、あ
るいはソース、ドレインの両方の高濃度のＮ＋拡散層が
浮遊ゲート電極とはオーバーラツプしないようにオフセ
ット間隔領域を有し、該オフセット間隔領域を含んで浮
遊ゲート電極下のチャンネル方向に広がって延びる低濃
度のＮ−拡散層を有し、該Ｎ−拡散層の濃度を浮遊ゲー
ト電極とのオーバーラツプ容量が無視地できる程度に低
く設定するようにしたため、セルの書き込み動作時の非
選択セルの浮遊ゲート電極のビット線電位による浮き上
がりを抑えて、リーク電流を抑え、非選択セルのリーク
電流によるビット線電位の低下を抑えることができ、セ
ルの書き込み時間の短縮を図ることができるという効果
がある。
る半導体不揮発性記憶装置において、ドレインのみ、あ
るいはソース、ドレインの両方の高濃度のＮ＋拡散層が
浮遊ゲート電極とはオーバーラツプしないようにオフセ
ット間隔領域を有し、該オフセット間隔領域を含んで浮
遊ゲート電極下のチャンネル方向に広がって延びる低濃
度のＮ−拡散層を有し、該Ｎ−拡散層の濃度を浮遊ゲー
ト電極とのオーバーラツプ容量が無視地できる程度に低
く設定するようにしたため、セルの書き込み動作時の非
選択セルの浮遊ゲート電極のビット線電位による浮き上
がりを抑えて、リーク電流を抑え、非選択セルのリーク
電流によるビット線電位の低下を抑えることができ、セ
ルの書き込み時間の短縮を図ることができるという効果
がある。
第１図（ａ）は本発明の第１実施例を示す縦断面図、第
１図（ｂ）は本発明の第２実施例を示す縦断面図、第２
図は本発明の２層のゲート電極を有する半導体不揮発性
記憶装置の書き込み動作を説明するために用いた基板電
流及びゲート電流のゲート電圧依存性を示す図、第３図
は従来の２層のゲート電極を有する半導体不揮発性記憶
装置の縦断面図、第４図は２Ｎのゲート電極を有する半
導体不揮発性記憶装置の書き込み動作を説明するための
セル配置構成図である。 １１・′・・・・・Ｐ型半導体基板、 １２・・・・・・Ｎ＋拡散層、 １３・・・・・・Ｎ−拡散層、 １４・・・・・・ドレイン、 １５・ ・ ・ ・ ・ ・ソース、 １６・・・・・・第１のゲート絶縁膜、１７・・・・・
・第２のゲート絶縁膜、１８・・・・・・浮遊ゲート電
極、 １９・・・・・・制御ゲート電極、 ３１・・・・・・Ｐ型半導体基板、 ３２・・・・・・Ｎ＋拡散層、 ３３・・・・・・ドレイン、 ３４・ ・ ・ ・ ・ ・ソース、 ３５・・・・・・第１のゲート絶縁膜、３６・・・・・
・第２のゲート絶縁膜、３７・・・・・・浮遊ゲート電
極、 ３８・・・・・・制御ゲート電極、 ４１・・・・・・書き込み電位（ＶＰＰ）、４２・・・
・・・接地電位、 ４３・・・・・・高電位、 ４４・・・・・・ドレイン、 ４５・ ・ ・ ・ ・ ・ソース、 ４６・・・・・・ビット線電位、 ４７・・・・・・ソース線電位、 ４８・・・・・・制御ゲート電極、 ４９・・・・・・浮遊ゲート電極。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図。。。 ＩＩ １ 図（ｂン ！２ｍ 第３図
１図（ｂ）は本発明の第２実施例を示す縦断面図、第２
図は本発明の２層のゲート電極を有する半導体不揮発性
記憶装置の書き込み動作を説明するために用いた基板電
流及びゲート電流のゲート電圧依存性を示す図、第３図
は従来の２層のゲート電極を有する半導体不揮発性記憶
装置の縦断面図、第４図は２Ｎのゲート電極を有する半
導体不揮発性記憶装置の書き込み動作を説明するための
セル配置構成図である。 １１・′・・・・・Ｐ型半導体基板、 １２・・・・・・Ｎ＋拡散層、 １３・・・・・・Ｎ−拡散層、 １４・・・・・・ドレイン、 １５・ ・ ・ ・ ・ ・ソース、 １６・・・・・・第１のゲート絶縁膜、１７・・・・・
・第２のゲート絶縁膜、１８・・・・・・浮遊ゲート電
極、 １９・・・・・・制御ゲート電極、 ３１・・・・・・Ｐ型半導体基板、 ３２・・・・・・Ｎ＋拡散層、 ３３・・・・・・ドレイン、 ３４・ ・ ・ ・ ・ ・ソース、 ３５・・・・・・第１のゲート絶縁膜、３６・・・・・
・第２のゲート絶縁膜、３７・・・・・・浮遊ゲート電
極、 ３８・・・・・・制御ゲート電極、 ４１・・・・・・書き込み電位（ＶＰＰ）、４２・・・
・・・接地電位、 ４３・・・・・・高電位、 ４４・・・・・・ドレイン、 ４５・ ・ ・ ・ ・ ・ソース、 ４６・・・・・・ビット線電位、 ４７・・・・・・ソース線電位、 ４８・・・・・・制御ゲート電極、 ４９・・・・・・浮遊ゲート電極。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図。。。 ＩＩ １ 図（ｂン ！２ｍ 第３図
Claims (1)
- Ｐ型半導体基板の一主面にソースとドレインになるＮ＾
＋型拡散層を間隔をもって有し前記Ｐ型半導体基板上の
前記ソース・ドレインのＮ＾＋型拡散層の間に第１のゲ
ート絶縁膜を介して浮遊ゲート電極を有し、前記浮遊ゲ
ート電極上部に第２のゲート絶縁膜を介して制御ゲート
電極を有する半導体不揮発性記憶装置において、前記ド
レインのＮ＾＋型拡散層のみ、あるいは前記ソースとド
レインのＮ＾＋拡散層の両方が、前記浮遊ゲート電極と
は重ならないように間隔領域をもって形成され、前記浮
遊ゲート電極と前記Ｎ＾＋型拡散層間の前記間隔領域を
含み前記浮遊ゲート電極下のチャンネル領域に向かって
広がるＮ＾−型拡散層を有する構造とし書き込み動作を
前記Ｎ＾−型拡散層の領域においてアバランシェホット
エレクトロンを生成させて前記浮遊ゲート電極にエレク
トロン注入させることにより行うことを特徴とする半導
体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132104A JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132104A JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310971A true JPH02310971A (ja) | 1990-12-26 |
| JP2806552B2 JP2806552B2 (ja) | 1998-09-30 |
Family
ID=15073546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132104A Expired - Fee Related JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806552B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253374A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| WO1999044238A1 (de) * | 1998-02-27 | 1999-09-02 | Infineon Technologies Ag | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
| JP2000306390A (ja) * | 1999-02-19 | 2000-11-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法 |
| US7190022B2 (en) | 2003-06-27 | 2007-03-13 | Infineon Technologies Ag | One transistor flash memory cell |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6481273A (en) * | 1987-09-22 | 1989-03-27 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1989
- 1989-05-25 JP JP1132104A patent/JP2806552B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6481273A (en) * | 1987-09-22 | 1989-03-27 | Mitsubishi Electric Corp | Semiconductor memory device |
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|---|---|---|---|---|
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| WO1999044238A1 (de) * | 1998-02-27 | 1999-09-02 | Infineon Technologies Ag | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
| JP2000306390A (ja) * | 1999-02-19 | 2000-11-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法 |
| US7190022B2 (en) | 2003-06-27 | 2007-03-13 | Infineon Technologies Ag | One transistor flash memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806552B2 (ja) | 1998-09-30 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |