JP2000306390A - 不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置の駆動時において、
書き戻しに駆動電流が大きい、書き戻し時間が長い、チ
ャネルコンダクタンスの劣化があるなどの課題があっ
た。 【解決手段】 第１導電型のチャネル領域を介して対向
する第２導電型の第１、第２の拡散層２ａａ，２ｂｂ
と、第１導電型のチャネル領域上の２層ゲート電極とを
備えたトランジスタに対して、チャネル領域と一方の拡
散層を第１の電圧レベルに設定し、拡散層の他方を第２
の電圧レベルに設定し、コントロールゲート６を第１ま
たは第３の電圧レベルに設定し、第１の電圧レベルと第
２の電圧レベルとの電位差が第１の電圧レベルと第３の
電圧レベルとの電位差よりも絶対値において大きく設定
し、チャネル電流が流れるトランジスタに対してそのチ
ャネル領域を流れる電荷の一部をフローティングゲート
４に注入するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フローティング
ゲートとコントロールゲートの２層ゲート電極を有する
不揮発性半導体記憶装置ならびにその駆動方法、動作方
法および製造方法に関するものである。

【０００２】

【従来の技術】図２６は従来のフラッシュメモリ等の不
揮発性半導体記憶装置におけるメモリセルアレイを示す
回路構成図であって、ＮＯＲ型フラッシュメモリの一例
を示すものであり、図において、ＷＬｍ−１〜ＷＬｍ＋
１はワードライン、ＢＬｎ−１〜ＢＬｎ＋１はビットラ
イン、ＳＬはソースラインである。

【０００３】まず、フラッシュメモリの過消去状態につ
いて説明する。メモリセル（以下、セルという）の構成
においてＮＯＲ型もしくはＤＩＮＯＲ型と呼ばれるアレ
イ構成を持つものでは、同一ビット線上にしきい値Ｖｔ
ｈ（以下、Ｖｔｈという）がデプレッション状態（Ｖｔ
ｈ＜０）のセルが存在するとそのビット線上の全てのセ
ルのＶｔｈ測定ができなくなる問題がある。例えば、図
２６における円Ａに当たるＢＬｎ／ＷＬｍのセルのＶｔ
ｈがデプレッション状態の場合、ＢＬｎ上の他のセルの
Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）状態であって
も、ＢＬｎ／ＷＬｍのセルの影響でＶｔｈが測定できな
い（全て０Ｖ以下となる）。

【０００４】このため、上記アレイ構成でのＶｔｈ分布
を調べると、図２７の過消去不良のＶｔｈ分布図に示す
ように同一ビット線上のセル数に比例したセルがＶｔｈ
＜０と判定されてしまう。このようなデプレッション状
態のセルは、フラッシュメモリでフローティングゲート
から電子を引き抜く際に偶発的に過剰に電子が引き抜か
れることにより発生し得る。

【０００５】この現象については、山田らによる「アバ
ランシェホットキャリア注入を使用したＮＯＲ型フラッ
シュＥＥＰＲＯＭ用の自己収束消去法」（文献１：ＩＥ
ＥＥＴｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，
ｖｏｌ．４３， ｐ．１９３７， １９９６）の中に
誤消去セル（ｅｒｒａｔｉｃ ｏｖｅｒ ｅｒａｓｅ）
として記載がある。

【０００６】次に、過消去セルのＶｔｈの書き戻しにつ
いて説明する。ここで、過消去セルのＶｔｈをエンハン
ス状態に戻すことを書き戻しと称する。この書き戻しに
は幾つかの方法が既に報告されている。

【０００７】まず、フラッシュメモリでセルへの電子注
入法としてＣＨＥ（ＣｈａｎｎｅｌＨｏｔ Ｅｌｅｃｔ
ｒｏｎ）を用いた方法が知られている。ここで、ＣＨＥ
による書き込みとは、メモリセルのドレイン近傍の急峻
な電界で加速されたチャネル電子のうち、酸化膜のバリ
ア高さ以上に加速された高エネルギ電子をフローティン
グゲートに注入する方式をいう。

【０００８】次に、従来のＮＯＲ型フラッシュメモリの
セル構造を用いて、ＣＨＥを用いた過消去ビット書き戻
しを説明する。図２８は従来のＣＨＥによる過消去ビッ
ト書き戻しを説明するためのフラッシュメモリセルの断
面概略図であり、図において、１１はＰ型半導体基板、
１２ａ，１２ｂはそれぞれＮチャネルのソース、ドレイ
ン領域、１４は多結晶シリコン等からなるフローティン
グゲート、１５はリーク対策のため酸化膜、窒化膜、酸
化膜の３層構造を有したＯＮＯと呼ばれる絶縁膜、１６
は多結晶シリコン等からなるコントロールゲート、Ｖｓ
はソース電圧、Ｖｄはドレイン電圧、Ｖｃｇはコントロ
ール電圧、Ｖｓｕｂは基板電圧である。なお、コントロ
ール電圧Ｖｃｇはドレイン電圧Ｖｄよりも高く設定する
のが通常である。

【０００９】ＣＨＥ方式を用いるフラッシュメモリで
は、ＣＨＥ効率を高めるため、ドレイン近傍では濃いＰ
＋基板濃度（〜１０¹⁸ｃｍ^-3程度）と濃いＮ＋拡散層
（〜１０ ²⁰ｃｍ^-3程度）を備える。例えば、図２９は従
来セル構造によるドレイン端近傍におけるチャネル表面
での不純物の分布を示すグラフ図である。これによれ
ば、ｌｏｇＮの値が一挙に落ち込む表層位置Ｐ０を境に
不純物濃度には増減の変化がみられる。この従来セル構
造では、空乏層はＰチャネル基板領域のみで拡がりを抑
えＣＨＥ効率を稼いでいる。先の文献１にもドレインの
注入はＡｓ＝５×１０ ¹⁵ｃｍ^-2と書かれており、この注
入条件では熱処理後のＮ＋拡散層濃度は１０²⁰ｃｍ^-3以
上となる。

【００１０】次に動作について説明する。セルへの書き
込みは、ドレイン近傍の急峻な電界で加速されたチャネ
ル電子のうち、第１のゲート酸化膜１３のバリア高さ以
上に加速された高エネルギ電子即ちＣＨＥをフローティ
ングゲートに注入することにより行われ、一方、セルへ
の書き戻しは、過消去状態のセルに対して、上記のＣＨ
Ｅ方式を用いてＶｔｈをエンハンス状態にすることによ
り可能である。

【００１１】しかしながら、この方法では以下に記すよ
うな問題点が存在する。 （１）過消去セルを選択する必要があるので、回路構成
が複雑になる。 （２）書き込むべきＶｔｈ変動幅が従来の書き込みとは
異なるので、ドレイン・ゲートに所望の電圧を設定する
必要がある。即ち、この電圧は、一般的にセルを書き込
み状態にする電位配置とは異なる電位配置が必要とな
る。 （３）書き戻し時にチャネル電流をドライブする必要が
ある。（Ｉｄ〜数１０μＡ／セル）

【００１２】これに対して、上記ＣＨＥ方式による書き
戻しでのビット選択を行わなくてもよい方法として、ド
レインアバランシェホットエレクトロン（Ｄｒａｉｎ
Ａｖａｌａｎｃｈｅ Ｈｏｔ Ｅｌｅｃｔｏｒｏｎ；
以下ＤＡＨＥと略称する）、ドレインアバランシェホッ
トホール（Ｄｒａｉｎ Ａｖａｌａｎｃｈｅ ＨｏｔＨ
ｏｌｅ； 以下ＤＡＨＨと略称する）によるゲート電流
を用いた書き戻し方法が報告されている（文献１参
照）。

【００１３】この書き戻し方法を用いたセル構造につい
て以下説明する。図３０は従来のＤＡＨＥ／ＤＡＨＨに
よる過消去ビット書き戻しを説明するためのフラッシュ
メモリセルの断面概略図であり、図において、装置構成
は上記ＣＨＥによるメモリセルとほぼ同じでその説明は
省略するが、電極に対する印加電圧のかけ方に相違点が
あり、Ｖｃｇに対してＧＮＤレベルを印加し、Ｖｓｕｂ
に対してＧＮＤまたは負バイアスを印加するものであ
る。

【００１４】この様なドレイン構造を有するフラッシュ
メモリのセルでのゲート電流Ｉｇは、図３１に示すよう
にチャネル電流が流れるゲート電圧領域でゲート電圧が
低い側から、ＤＡＨＨ、ＤＡＨＥ、ＣＨＥといったゲー
ト電流が観測されることが知られている。この様子は、
文献１や他の文献にも記載されている（例えば、文献
２：ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｌ
ｅｔｔｅｒ， ＥＤＬ−７， ｐ．５６１， １９８
６， Ｙ．Ｎｉｓｓａｎ−Ｃｏｈｅｎ、更に、文献３：
米国特許第５，５４６，３４０号，Ｃｈｕｎｇ−Ｙｕ
Ｈｕら）。ここで、ＤＡＨＥ／ＤＡＨＨのゲート電流は
チャネルを流れる電流を種として、ドレイン近傍の高電
界領域にて発生した電子・ホール対のうち、前記電界で
エネルギ的に高い状態に加速された電子もしくはホール
がフローティングゲートに注入されたものと説明するこ
とができる。

【００１５】このＤＡＨＨ／ＤＡＨＥを用いれば、自己
収束的に過消去状態のセルを書き戻すことができる。こ
のＤＡＨＨ／ＤＡＨＥによるゲート電流は、チャネルを
流れる電流を種として、ドレイン近傍の高電界領域にて
発生した電子・ホール対のうち、前記電界でエネルギ的
に高い状態に加速された電子もしくはホールがフローテ
ィングゲートに注入されたものとする。

【００１６】以下、この書き戻し方法による評価につい
て述べる。セル構造は上記の文献１を参考にした図３２
の断面構成を有するものを用いた。図３４は、この方法
での書き戻しを単体セルにて評価した結果を示すグラフ
図である。Ｖｔｈを約０Ｖまで過消去したセルをドレイ
ン電圧Ｖｄ＝５Ｖ、コントロールゲート電圧Ｖｃｇ＝０
Ｖの条件（ソース電圧Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）で放置
すれば、約０．１ｓｅｃ後に収束Ｖｔｈは約１．７５Ｖ
まで書き戻されている。即ち、この書き戻し方法ではＣ
ＨＥ方式で問題であったビット選択の必要が無く、アレ
イ全体のビット線にドレイン電圧を印加し、ゲート電圧
は０Ｖに設定して放置すればよい。

【００１７】更にこの方法で特徴的なことは、収束Ｖｔ
ｈより高いＶｔｈを有する状態も、収束Ｖｔｈに変動す
ることである。即ち、図３１の自己収束法使用時のゲー
ト電流特性のグラフ図に示されるように、収束Ｖｔｈ以
下のセルでは、ＤＡＨＥの注入（電子注入）が起こり、
フローティング電位が図中のＶｇ＊にまで下がる。この
結果、セルＶｔｈは収束Ｖｔｈにまで書き戻される。一
方、収束Ｖｔｈ以上のセルでは、ＤＡＨＨの注入（ホー
ル注入）が起こり、フローティング電位が図中のＶｇ＊
にまで上がる。この結果、セルＶｔｈは収束Ｖｔｈにま
で下がることになる。即ち、収束ＶｔｈではＤＡＨＥに
よる電子注入とＤＡＨＨによるホール注入が釣り合った
状態になっている（電子・ホールの両方が注入され続け
ている）。

【００１８】また、図３５はこの自己収束法での書き戻
し方法におけるドレイン電圧Ｖｄ依存性を示すグラフ図
であり、ドレイン電圧がＶｄ＝６Ｖから４Ｖに低下する
に従い、書き戻しに要する時間が増加することが判る。

【００１９】また、図３６はこの自己収束法での書き戻
し方法における収束ポイント即ち収束Ｖｔｈにまで達し
たセルでのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を示
すグラフ図であり、この図ではＶｇ＝０Ｖにおいても、
書き戻されたセルでは電流が流れていることが判る。こ
の測定はＶｄ＝１Ｖで行っており、実際の書き戻し時
（Ｖｄを〜５Ｖに印加した時）には数μＡ／ｂｉｔの電
流が流れる。加えて、図３９を参照すると、書き戻し動
作時間が１０¹ 〜１０² ｓｅｃの範囲ではドレイン電流
Ｉｄは安定して２０μＡ（＝２×１０^-5Ａ）流れている
ことが判り、これは書き戻し時に収束Ｖｔｈで電流が流
れていることを明白に示すものである。

【００２０】さらに、ビット線選択を行わない代わりに
アレイ全体を選択した場合、仮にアレイブロックサイズ
が２５６ｂｉｔｓ（ＢＬ）×２０４８ｂｉｔｓ（ＷＬ）
＝５１２ｋｂｉｔｓだとし、更に収束Ｖｔｈでのセル電
流を１μＡ／ｂｉｔと仮定しても、この書き戻し方法で
は約５００ｍＡ程度の電流が流れてしまう。即ち、この
方法では、書き戻し動作時の駆動電流が多いことが問題
であった。

【００２１】さらにまた、ＤＡＨＥ／ＤＡＨＨゲート電
流による書き戻しではチャネルコンダクタンスが劣化す
るということも報告されている（文献３：ＩＥＤＭ’９
４，ｐ．２９１）。これは、収束Ｖｔｈにおいて、電子
・ホールの両方がゲート酸化膜を介して注入され続ける
ため、このゲート酸化膜が劣化するからである。

【００２２】また、参考例として以下の先行技術があげ
られる。図３７は特開平１０−１４４８０９号記載の半
導体記憶装置の断面図である。図において、Ｎ＋＋領域
１２ｂｂと濃いＰ＋領域２ｂが接する構造が、ゲートと
オーバラップしているので、図中の円で囲まれた部分で
発生した電子・ホールがゲートに注入されてしまい、図
３８に示されるように、ドレインディスターブ特性が悪
くなる。ここで、ドレインディスターブ特性とは、高い
Ｖｔｈ状態にあるセルにＣＨＥ書き込み時のドレイン電
圧が長時間印加されるとＶｔｈが下がる不具合をいう。

【００２３】また、チャネル領域に電界緩和層がない場
合の一例として、特開平４−２１１１７８号記載の半導
体記憶装置があるが、これによれば、ＤＡＨＥ／ＤＡＨ
Ｈのゲート電流が釣り合うところにＶｔｈは収束する。
これに対応する書き戻し動作時の電流収束特性を示すグ
ラフ図が図３９である。図３９は横軸が時間、縦軸が書
き戻し動作時のチャネルを流れる電流量で、約１０ｓｅ
ｃ程度で〜１０μＡ程度の収束値に収束し、これはＤＡ
ＨＥ／ＤＡＨＨのゲート電流が釣り合った状態を示す。
さらに１００ｓｅｃ程度でゲート酸化膜が破壊された。
これは電子とホールの両方が同時にゲート酸化膜に注入
された結果、酸化膜の劣化が進み破壊が発生したもので
ある。

【００２４】次に、不揮発性半導体記憶装置の動作方法
として消去シーケンスについて説明する。図３３は、従
来のＮＯＲ型フラッシュメモリの消去シーケンスを示す
フローチャートである。図において、ＳＴ１１はコマン
ド入力ステップ、ＳＴ１２は消去前書き込みステップ、
ＳＴ１３は消去ステップ、ＳＴ１４は消去確認ステップ
である。

【００２５】次に動作について説明する。コマンド入力
がステップＳＴ１１にてなされると、過消去セルの発生
を抑えるため、一度消去を選択されたブロックの全セル
が消去前書き込みステップＳＴ１２において書き込まれ
る。従来は、この消去シーケンスにおいて、この消去前
書き込みの時間が長くかかり、消去時間の短縮が困難で
あった。

【００２６】例えば、ＣＨＥ方式による書き込みを行う
ＮＯＲ型のセルアレイで、５１２ｋｂｉｔｓのブロック
が同一ビット線上に２５６ビット／同一ワード線上に２
０４８ｂｉｔｓの配置で構成されていたとする。消去前
書き込みにおいて、３２ｂｉｔｓを一度に選択し書き込
みを行ったとする。一度の書き込み時間が〜２０μｓｅ
ｃであったとしても、２０４８／３２×２５６×２０μ
ｓ＝０．３２８ｓｅｃを要する。

【００２７】従って、例えば１Ｍｂｉｔｓの容量をもっ
たチップが上記ブロック構成で構成されていたとする
と、消去コマンド入力後には消去前書き込み動作だけで
０．３２８ｓｅｃ×２＝０．６５ｓｅｃかかることにな
る。実際の消去時間（セルを低Ｖｔｈ状態にまで持って
いく動作）に関しては、消去時に酸化膜に印加されるＦ
Ｎトンネル電界を高めれば約０．１ｓｅｃ程度にまでは
短縮できるにも拘らず、過消去セルの発生を抑えるため
の消去前書き込みだけでその６倍近くの時間を要するこ
とになってしまっていた。

【００２８】なお、上記においては、従来のＮＯＲ型フ
ラッシュメモリを例に取り上げて説明したが、ＤＩＮＯ
Ｒ型フラッシュメモリについても補足して説明する。図
４０は、従来のＤＩＮＯＲ型フラッシュメモリのセル構
造を示す断面概略図であり、図において、１７は低濃度
のＮ型ドレイン領域即ちＮ−ドレイン領域であることを
除いて、他の構成要素は図２８のものと同一なので同一
符号は同一構成要素または相当部分を示しその説明は省
略する。

【００２９】ＤＩＮＯＲ型のセル構造ではＣＨＥ書き込
みを用いるＮＯＲ型のものとは異なり、以下の特徴を有
する。 （１）アレイ構成はＤＩＮＯＲ型も上記のＮＯＲ型フラ
ッシュメモリと同様でよい（図２６参照）。 （２）書き込みは低Ｖｔｈ状態、消去は高Ｖｔｈ状態で
行う。 （３）書き込み動作はＶｄに正バイアス、Ｖｃｇに負バ
イアスをかけ、フローティングゲートからドレイン接合
領域にＦＮトンネルで電子を引き抜く。 （４）消去動作はＶｃｇに正バイアス、Ｖｓｕｂにバイ
アスをかけ、チャネル全面でのＦＮトンネルによりフロ
ーティングゲートに電子を注入する。

【００３０】なお、図４２にＤＩＮＯＲ型フラッシュメ
モリにおける動作電圧をまとめて示す。次に、不揮発性
半導体記憶装置の動作方法として書き込みシーケンスに
ついて説明する。図４１のフローチャートにおいて、従
来のＤＩＮＯＲ型フラッシュメモリにおける書き込みシ
ーケンスを示す。図において、ＳＴ２１は書き込みステ
ップ、ＳＴ２２は書き込み確認ステップ、ＳＴ２３は全
ビット終了か否かの判断ステップ、ＳＴ２４は書き戻し
ステップである。動作については、ＤＩＮＯＲ型では各
ビット毎に確認（ベリファイ）を行うため（ＳＴ２
２）、ＮＯＲ型に比べセルＶｔｈがデプレッション状態
になる（ＮＯＲ型では過消去状態であるが、ＤＩＮＯＲ
型では過書き込み状態）ことは少ない。

【００３１】

【発明が解決しようとする課題】従来のフラッシュメモ
リ等の不揮発性半導体記憶装置ならびにその駆動方法は
以上のように構成されているので、ゲート電圧Ｖｇがド
レイン電圧Ｖｄよりも高い通常のＣＨＥ方式を用いた書
き戻しでは、セルへの書き込み動作時とは異なる電位発
生を要すること、過消去セルのビット選択が必要である
こと、チャネル電流を積極的に流すために書き戻し時の
駆動電流が大きいこと等の課題があった。

【００３２】一方、ＤＡＨＥ／ＤＡＨＨゲート電流によ
る自己収束法を用いた書き戻しでは、自己収束的に書き
戻せるのでビット選択は不要であることや、電位発生も
書き込み時とほぼ同じ設定でよいという長所はあるが、
電圧低下を起こすと収束に至るまでの時間が長くなるこ
と（典型例としては、〜０．１ｓｅｃから１ｓｅｃに延
びる）、収束電流がアレイ全体で流れることにより書き
戻し時の駆動電流が大きいことや、セルのチャネルコン
ダクタンスが劣化する等の課題があった。

【００３３】また、従来の不揮発性半導体記憶装置の動
作方法は以上のように構成されているので、過消去セル
の発生を抑えるために消去前書き込みの時間が長くかか
り消去時間の短縮が困難であることや、偶発的に書き込
み速度が増し、過書き込みを起こす等の課題があった。

【００３４】この発明は上記のような課題を解決するた
めになされたもので、消費電流を低減するとともに書き
戻し動作時間を短縮でき、しかもチャネルコンダクタン
スの劣化を防止しながら自己収束的に過消去セルを書き
戻したり、過書き込みセルを消し戻すことができる不揮
発性半導体記憶装置ならびにその駆動方法、動作方法お
よび製造方法を得ることを目的とする。

【００３５】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置の駆動方法は、半導体基板上に、第１導
電型のチャネル領域を介して対向する第２導電型の第
１、第２の拡散層と、第１導電型のチャネル領域上にゲ
ート絶縁膜を介して形成されたフローティングゲートお
よびコントロールゲートから構成される２層ゲート電極
とを具備したトランジスタを配置しており、第１導電型
のチャネル領域および第１、第２の拡散層の一方を第１
の電圧レベルに設定するステップと、第１、第２の拡散
層の他方を第２の電圧レベルに設定するステップと、コ
ントロールゲートを第１または第３の電圧レベルに設定
するステップと、第１の電圧レベルと第２の電圧レベル
との電位差が第１の電圧レベルと第３の電圧レベルとの
電位差よりも絶対値において大きく設定したことによ
り、チャネル電流が流れるトランジスタに対してそのチ
ャネル領域を流れる電荷の一部をフローティングゲート
に注入するステップとを備えたものである。

【００３６】この発明に係る不揮発性半導体記憶装置の
駆動方法は、トランジスタを配置しており、第１導電型
のチャネル領域を第１の電圧レベルに設定するステップ
と、第１、第２の拡散層の一方を第２の電圧レベルに設
定するステップと、第１、第２の拡散層の他方を第３の
電圧レベルに設定するステップと、コントロールゲート
を第１、第２または第４の電圧レベルに設定するステッ
プと、第１の電圧レベルと第２の電圧レベルとの電位差
が、第１の電圧レベルと第３の電圧レベルとの電位差お
よび第１の電圧レベルと第４の電圧レベルとの電位差よ
りも絶対値において大きく設定したことにより、チャネ
ル電流が流れるトランジスタに対して、そのチャネル領
域を流れる電荷の一部をフローティングゲートに注入す
るステップとを備えたものである。

【００３７】この発明に係る不揮発性半導体記憶装置の
駆動方法は、トランジスタがＮＯＲ型またはＤＩＮＯＲ
型フラッシュメモリに適用されるものである。

【００３８】この発明に係る不揮発性半導体記憶装置
は、半導体基板の表層部に第１導電型のチャネル領域を
介して対向する第２導電型の第１、第２の拡散層と、第
１導電型のチャネル領域上にゲート絶縁膜を介して形成
されたフローティングゲートおよびコントロールゲート
から構成される２層ゲート電極と、第１、第２の拡散層
の少なくともいずれか一方とチャネル領域との間に形成
される第２導電型の電界緩和層とを具備したトランジス
タを備えたものであり、電界緩和層と隣接する拡散層は
２層ゲート電極とはオーバラップしないものである。

【００３９】この発明に係る不揮発性半導体記憶装置
は、第１導電型の半導体基板の表層部に形成され、該半
導体基板よりも高濃度の第１導電型領域と、第１導電型
領域内に第１導電型のチャネル領域を介して対向する第
２導電型の第１、第２の拡散層と、第１導電型のチャネ
ル領域上にゲート絶縁膜を介して形成されたフローティ
ングゲートおよびコントロールゲートから構成される２
層ゲート電極と、第１、第２の拡散層の少なくともいず
れか一方とチャネル領域との間に第１導電型領域内で形
成された第２導電型の電界緩和層とを具備したトランジ
スタを備えたものであり、電界緩和層と隣接する拡散層
は２層ゲート電極とはオーバラップしないものである。

【００４０】この発明に係る不揮発性半導体記憶装置
は、第１導電型の半導体基板の表層部に形成され、第１
導電型のチャネル領域を介して対向する第２導電型の第
１、第２の拡散層と、第１導電型のチャネル領域上にゲ
ート絶縁膜を介して形成されたフローティングゲートお
よびコントロールゲートから構成される２層ゲート電極
と、第１、第２の拡散層の少なくともいずれか一方とチ
ャネル領域との間に第１導電型領域内で形成された第２
導電型の電界緩和層と、電界緩和層およびこれと隣接す
る拡散層を包含して形成され、半導体基板よりも高濃度
の第１導電型領域とを具備したトランジスタを備えたも
のであり、電界緩和層と隣接する拡散層は２層ゲート電
極とはオーバラップしないものである。

【００４１】この発明に係る不揮発性半導体記憶装置
は、電界緩和層の第２導電型濃度がこれに隣接する拡散
層のものよりも低いものである。

【００４２】この発明に係る不揮発性半導体記憶装置
は、トランジスタはＮＯＲ型またはＤＩＮＯＲ型フラッ
シュメモリに適用されるものである。

【００４３】この発明に係る不揮発性半導体記憶装置の
製造方法は、第１導電型の半導体基板の表層部にこの基
板よりも高濃度で所定の深さに第１導電型領域を形成す
るステップと、第１導電型領域上にゲート絶縁膜を介し
てコントロールゲートおよびフローティングゲートから
構成される２層ゲート電極を形成するステップと、この
２層ゲート電極をマスクにして不純物注入を行い表層部
に第２導電型の拡散層を形成するステップと、絶縁膜を
全面に形成した後、異方性エッチングを行い２層ゲート
電極の側面にサイドウォールを形成するステップと、２
層ゲート電極およびサイドウォールをマスクにして不純
物注入を行い、所定の深さの範囲で第２導電型の第１、
第２の拡散層を形成することにより拡散層の一部は電界
緩和層に形成するステップとを備えたものである。

【００４４】この発明に係る不揮発性半導体記憶装置の
製造方法は、第１導電型の半導体基板上にゲート絶縁膜
を介してコントロールゲートおよびフローティングゲー
トから構成される２層ゲート電極を形成するステップ
と、この２層ゲート電極をマスクにして不純物注入を行
い基板の表層部に第２導電型の拡散層を形成するステッ
プと、拡散層を少なくとも含むように基板よりも高濃度
で不純物注入を行い所定の深さに第１導電型領域を形成
するステップと、絶縁膜を全面に形成した後、異方性エ
ッチングを行い２層ゲート電極の側面にサイドウォール
を形成するステップと、２層ゲート電極およびサイドウ
ォールをマスクにして不純物注入を行い、所定の深さの
範囲で第２導電型の第１、第２の拡散層を形成すること
により拡散層の一部は電界緩和層に形成するステップと
を備えたものである。

【００４５】この発明に係る不揮発性半導体記憶装置の
製造方法は、第１導電型領域を形成するステップは、不
純物の注入角度を基板法線に対して３０度以内にして行
うものである。

【００４６】この発明に係る不揮発性半導体記憶装置の
動作方法は、半導体基板の表層部に第１導電型のチャネ
ル領域を介して対向する第２導電型の第１、第２の拡散
層と、第１導電型のチャネル領域上にゲート絶縁膜を介
して形成されたフローティングゲートおよびコントロー
ルゲートから構成される２層ゲート電極と、第１、第２
の拡散層の少なくともいずれか一方とチャネル領域との
間に形成される第２導電型の電界緩和層とを具備したト
ランジスタを備えており、電界緩和層と隣接する拡散層
は２層ゲート電極とはオーバラップしない装置構成にお
いて、トランジスタが所定のしきい値以下に消去または
書き込みされたことを確認するステップと、第１導電型
のチャネル領域および第１、第２の拡散層の一方を第１
の電圧レベルに設定するステップと、第１、第２の拡散
層の他方を第２の電圧レベルに設定するステップと、コ
ントロールゲートを第１または第３の電圧レベルに設定
するステップと、第１の電圧レベルと第２の電圧レベル
との電位差が第１の電圧レベルと第３の電圧レベルとの
電位差よりも絶対値において大きく設定したことによ
り、チャネル電流が流れるトランジスタに対してそのチ
ャネル領域を流れる電荷の一部をフローティングゲート
に注入するステップとを備えたものである。

【００４７】この発明に係る不揮発性半導体記憶装置の
動作方法は、半導体基板の表層部に第１導電型のチャネ
ル領域を介して対向する第２導電型の第１、第２の拡散
層と、第１導電型のチャネル領域上にゲート絶縁膜を介
して形成されたフローティングゲートおよびコントロー
ルゲートから構成される２層ゲート電極と、第１、第２
の拡散層の少なくともいずれか一方とチャネル領域との
間に形成される第２導電型の電界緩和層とを具備したト
ランジスタを備えており、電界緩和層と隣接する拡散層
は２層ゲート電極とはオーバラップしない装置構成にお
いて、トランジスタが所定のしきい値以下に消去または
書き込みされたことを確認するステップと、第１導電型
のチャネル領域を第１の電圧レベルに設定するステップ
と、第１、第２の拡散層の一方を第２の電圧レベルに設
定するステップと、第１、第２の拡散層の他方を第３の
電圧レベルに設定するステップと、コントロールゲート
を第１、第２または第４の電圧レベルに設定するステッ
プと、第１の電圧レベルと第２の電圧レベルとの電位差
が、第１の電圧レベルと第３の電圧レベルとの電位差お
よび第１の電圧レベルと第４の電圧レベルとの電位差よ
りも絶対値において大きく設定したことにより、チャネ
ル電流が流れるトランジスタに対して、そのチャネル領
域を流れる電荷の一部をフローティングゲートに注入す
るステップとを備えたものである。

【００４８】この発明に係る不揮発性半導体記憶装置の
動作方法は、確認するステップに先立って、過消去トラ
ンジスタの発生を抑えるため、トランジスタに書き込み
を行うステップを備えたものである。

【００４９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による不
揮発性半導体記憶装置のセル構造を示す断面概略図であ
り、一例としてＮＯＲ型フラッシュメモリに適用したも
のを示す。図２は図１の円Ｘを部分拡大して示すもの
で、セルトランジスタのドレイン近傍のセル構造におけ
る不純物プロファイルを示す。このフラッシュメモリは
ＮＯＲ型のアレイ構成に配置されるもので図２６のもの
に対応する。そして、図３（ａ）〜（ｄ）は図１のフラ
ッシュメモリの製造手順を示す工程図である。

【００５０】図において、１はＰ型半導体基板（半導体
基板）、１ａは高濃度のＰ型領域即ちＰ＋領域（第１導
電型領域）、２ｂは高濃度のＮ型ドレイン領域即ちＮ＋
ドレイン領域、２ｂ’は電界緩和層としてのＮ＋ドレイ
ン領域、２ａａ，２ｂｂはそれぞれ更に高濃度のＮ型ソ
ース、ドレイン領域即ちＮ＋＋ソース、ドレイン領域
（第１、第２拡散層）、３は第１のゲート絶縁膜（ゲー
ト絶縁膜）、４は多結晶シリコン等により構成されるフ
ローティングゲート、５はリーク防止対策のため酸化
膜、窒化膜、酸化膜の３層構造を有しＯＮＯと略称され
る第２のゲート絶縁膜、６は多結晶シリコン等により構
成されるコントロールゲート、７ａ，７ｂはそれぞれソ
ース側、ドレイン側の絶縁膜であるサイドウォール、８
はレジストである。これらのフローティングゲート４、
第２のゲート絶縁膜５、コントロールゲート６により２
層ゲート電極が構成される。

【００５１】以下、図３に基づき、この発明の実施の形
態１によるフラッシュメモリの製造方法を説明する。ま
ず、チャネル領域即ちＰ＋領域１ａの構造を作成するた
め、図３（ａ）に示すように、Ｐ型半導体基板１の表面
層におけるＰ濃度が１×１０¹⁸ｃｍ^-3程度にボロンＢ等
のイオン注入によりチャネルドープを行う。例えば、ド
ープ後の熱処理の条件にもよるが、注入されたボロンは
Ｐ型半導体基板１にその表面から約０．４μｍ程度の深
度まで熱処理の結果拡がりＰ＋領域１ａが形成できる。
具体的には、ボロンを４×１０¹³ｃｍ^-2以上注入すれ
ば、Ｐ＋領域１ａのＰ濃度は４×１０¹³／０．４μｍ＝
１×１０¹⁸ｃｍ^-3となる。

【００５２】次に、図３（ｂ）に示すように、Ｐ型半導
体基板１に第１のゲート絶縁膜３を介してフローティン
グゲート４を形成し、さらに第２のゲート絶縁膜５を介
してコントロールゲート６を形成して２層電極を完成す
る。これに続けて、セルドレイン構造を形成するため、
同図に示すように、レジスト８をパターニングして２層
電極の片側にのみ砒素Ａｓ等をイオン注入してＮ＋ドレ
イン領域２ｂを作成して熱処理をすれば、Ｎ＋ドレイン
領域２ｂが表層より約０．２μｍ程度の深度にまで拡が
る。例えば、次工程のサイドウォール７ａ，７ｂの形成
前（図３（ｂ）参照）に砒素Ａｓ等を１×１０¹⁵ｃｍ^-2
以下で注入すれば、約５×１０¹⁹ｃｍ^-3程度の濃度を有
するＮ＋ドレイン領域２ｂが得られる。

【００５３】更に図示しないが、ドレイン側Ｎ＋注入工
程と同様にソース側のみをレジストパターンで開口し、
ソース側Ｎ＋構造２ａを形成する。次に、図３（ｃ）に
示すように、これらの上面に所定の厚さの絶縁膜を形成
し、この酸化膜を異方性全面エッチングするとサイドウ
ォール７ａ，７ｂがゲート電極の側面に形成される。こ
の表面構成に対して、図３（ｄ）に示すように、高濃度
のＡｓ等をイオン注入すれば、２層電極およびサイドウ
ォールがマスクとなって更に高濃度のＮ＋＋ソース、ド
レイン領域２ａａ，２ｂｂが得られるとともに、電界緩
和層としてのＮ＋ドレイン領域２ｂ’がこれに隣接して
得られる。

【００５４】その後、図示しないが、全面に層間絶縁膜
を形成し、Ｎ＋＋のソース領域２ａａおよびドレイン領
域２ｂｂの存在するＰ型半導体基板１に到達するように
層間絶縁膜の一部を開口し、コンタクト孔を形成する。
さらに、アルミニウム等の金属膜を蒸着法、スパッタ
法、化学気相成長法等により成膜し、レジスト等でパタ
ーニングしてソース電極Ｖｓおよびドレイン電極Ｖｄを
形成すれば、当該発明によるフラッシュメモリのセル構
造が完成する。

【００５５】このフラッシュメモリのセル構造における
特徴部分について説明する。図１と図２の不純物プロフ
ァイルに関しては、トランジスタのホットキャリア劣化
（ドレインアバランシェ電流の発生）を抑制するために
は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を用いれば良いことが一般的に知られている。
そこで、この実施の形態１では、ＣＨＥにより電子書き
込みを行うフラッシュメモリのメモリセル（以下、単に
セルという）において、Ｐ＋領域１ａと接するＮ＋ドレ
イン領域２ｂのサイドウォール下部近傍で、Ｎ＋拡散層
の濃度を低下したＮ＋ドレイン領域２ｂ’を生成しドレ
インアバランシェの発生を抑えるとともに、これに隣接
するＰ＋領域１ａの濃度を高くしてＣＨＥ効率を稼ぐよ
うにした。

【００５６】例えば、図５はこの発明の実施に形態１に
よるセル構造のドレイン端部近傍におけるチャネル表面
での不純物分布を示すグラフ図であり、従来セル構造と
比較して掲載してある。図において、ａは従来セル構造
のカーブで、ｂはこの発明のセル構造のカーブであり、
表層位置Ｐ１〜Ｐ２がサイドウォール７ｂ（ＳＷ領域）
下方部に相当する。ここで、Ｎ＋ドレイン領域２ｂの形
成としては、砒素Ａｓ濃度をＡｓ＜１×１０¹⁵ｃｍ^-2程
度に注入量を抑えた。この結果、サイドウォール７ｂ下
部のＮ＋ドレイン領域２ｂの濃度は１×１０¹⁹ｃｍ^-3以
上は確保したが、従来の１×１０²⁰ｃｍ^-3に比べ低い設
定で済んでいる。

【００５７】また、Ｎ＋ドレイン領域２ｂのＮ＋濃度を
下げたことによりドレイン近傍での電界が緩和されＣＨ
Ｅ効率が下がるという不具合に対しては、Ｐ＋領域１ａ
の濃度を従来の１×１０¹⁸ｃｍ^-3以下より濃く形成（１
×１０¹⁸ｃｍ^-3以上）とすることにより回避した。

【００５８】さらに、ＮＯＲ型フラッシュメモリのセル
構造としては、ドレイン近傍にて隣接するＰ＋領域１ａ
の濃度が１×１０¹⁸ｃｍ^-3以上であり、かつそのＰ＋領
域１ａに接するＮ＋ドレイン領域２ｂの濃度が１×１０
²⁰ｃｍ^-3以下となるように設定した。その結果、収束Ｖ
ｔｈでチャネル電流がカットオフされる特徴が得られ
た。

【００５９】次に上記発明のセル構造の動作について説
明する。セルへの書き込みは、ＣＨＥ方式によるもの
で、ドレイン近傍の急峻な電界で加速されたチャネル電
子のうち、第１のゲート絶縁膜３のバリア高さ以上に加
速された高エネルギ電子をフローティングゲート４に注
入することにより行う。一方、セルへの書き戻しは、ア
レイ全体のビット線に対して書き込み時と同じドレイン
電圧Ｖｄを与え、かつゲート電位Ｖｃｇは例えばＧＮＤ
レベル（０Ｖ）に保持する（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）
ことにより行う。

【００６０】この結果、収束時のチャネル電流がカット
オフされるように自己収束的に過消去セルを書き戻すこ
とが可能となる。また、基板にバックゲート電位（負バ
イアス）を加えＣＨＥの書き込み効率を高める（Ｖｓ＝
ＧＮＤ，Ｖｓｕｂ＜０Ｖ）こともできる。

【００６１】以上のように、この発明の実施の形態１に
よるフラッシュメモリ等の不揮発性半導体記憶装置は上
記のセル構造を備えたので、従来のようなセルアレイの
ビット線全体に電位を与え、コントロールゲートを全て
ＧＮＤレベルに保持したまま、過消去セルを選択すると
いう段階を踏む必要なしに、選択的に収束Ｖｔｈ以下の
セルのＶｔｈを収束Ｖｔｈまで高速に書き戻すことがで
きる。しかも、収束Ｖｔｈ状態ではセル電流がカットオ
フされるため、Ｖｔｈが収束するにしたがい消費電流を
抑制することができる。

【００６２】次に、この発明の実施の形態１による不揮
発性半導体記憶装置の消去方法について説明する。図４
は上記のフラッシュメモリによる消去シーケンスを示す
フローチャートである。図において、ＳＴ１はコマンド
入力ステップ、ＳＴ２は消去ステップ、ＳＴ３は消去確
認（ベリファイ）ステップ、ＳＴ４は書き戻しステップ
である。

【００６３】次に動作について説明する。消去シーケン
スを開始し消去コマンドがステップＳＴ１で入力される
と、消去前書き込みは行わず消去確認ステップＳＴ３に
入り、全ビットがあるＶｔｈ以下にまで消去されたこと
を確認した後に、書き戻しステップＳＴ４に入り消去シ
ーケンスは終了となる。

【００６４】ここで、注目すべき点は、書き戻しステッ
プＳＴ４では従来のＤＡＨＥ／ＤＡＨＨのゲート電流を
用いた書き戻しとは異なりセル特性が劣化することはな
いことである。また、この書き戻しステップＳＴ４に要
する時間は〜１０ｍｓｅｃ程度で十分である。この結
果、従来の消去動作時間で最も時間を要していた消去前
書き込みステップＳＴ１２を省いても、過消去セルの発
生を抑え、かつ消去時間を０．１ｓｅｃ（消去）＋０．
０１ｍｓｅｃ（書き戻し）＝０．１１ｓｅｃと短縮する
ことができる。この消去時間短縮の効果は、集積度が上
がる程（即ち、ビット数／ブロック数が多いほど）顕著
に現れるので装置全体のアクセス速度の向上に多いに寄
与する。なお、図３３で示したような消去前書き込みス
テップＳＴ１２を入れた図６のフローチャートでも上記
と同様な消去時間短縮の効果が得られるのはいうまでも
ない。

【００６５】以下、この発明の実施の形態１によるフラ
ッシュメモリにおけるセルの書き戻しはＣＨＥのみで行
われることをグラフ図を参考に説明する。図７はこの実
施の形態１によるフラッシュメモリのセルでの収束特性
および書き戻し特性を示すグラフ図である。本図にかか
る測定では、Ｖｄ＝４．５Ｖ、Ｖｃｇ＝０Ｖ、Ｖｓ＝Ｖ
ｓｕｂ＝ＧＮＤとＤＡＨＥ／ＤＡＨＨゲート電流による
書き戻しと同じ電位配置に設定した。この図から、デプ
レッション状態になっているセルのＶｔｈが約１ｍｓｅ
ｃでＶｔｈ＞２．０Ｖまで書き戻されていることが判
る。

【００６６】図８は、図７よりも更に短い書き戻し時間
での書き戻し測定の結果を示すグラフ図である。従来の
ＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しでは約
０．１ｓｅｃかかっていた書き戻し時間が、約０．１ｍ
ｓｅｃと約３桁も時間が短縮されているのが判る。

【００６７】更に、この実施の形態１にかかるセルの書
き戻しでは、従来のＤＡＨＥ／ＤＡＨＨゲート電流によ
る書き戻しと同じくドレインにのみ電位を与え、ゲート
は０Ｖに保持するにも拘らず、従来とは異なり、収束Ｖ
ｔｈ以上にあるセルのＶｔｈが下がることはない（図７
参照）。これは、この実施の形態１にかかるセル構造で
ドレインアバランシェ発生を抑え、かつＣＨＥ効率を上
げたためである。

【００６８】図９では、本方式の書き戻しでのドレイン
電圧依存性を示す。従来と比べ、Ｖｄ＝４Ｖでも高速な
書き戻しが行われている。図１０では、さらにＶｄが低
電圧（２〜４Ｖ）における書き戻しの例を示している。
図１１は、書き戻しの収束状態になったセルでのＶｇ−
Ｖｔｈ測定結果を示すグラフ図である。これによれば、
従来のＤＡＨＥ／ＤＡＨＨゲート電流による書き戻しの
場合とは異なり、収束状態のセルではチャネル電流がカ
ットオフされることが判る。即ち、従来のＤＡＨＥ／Ｄ
ＡＨＨゲート電流による書き戻しでは、約０．１ｓｅｃ
の書き戻しの間に５１２ｋｂｉｔｓアレイでは約５００
ｍＡ程度の電流が流れ続けるが、本発明によれば収束さ
れるに従い電流がカットオフされる。これにより、従来
に比べ消費電流が著しく低減される。

【００６９】図１２は、上記の収束法使用時のゲート電
流特性のグラフ図である。ここでＩｇは新セル構造での
ゲート電流を示し、Ｉｇ’は従来のセル構造でのゲート
電流を示すものである。この発明によるゲート電流Ｉｇ
側の曲線は、ｌｏｇＩｄ／Ｉｇがゲート電圧Ｖｇの増大
とともにＶｇ＊＊地点から急峻に立ち上がった後次第に
緩やかに収束していき、ドレイン電流Ｉｄの曲線と整合
したものとなっているが、従来構造でのゲート電流Ｉ
ｇ’側の曲線はゲート電圧Ｖｇの増大とともにＶｇ＊＊
地点からＶｇ＊地点に至る間にｌｏｇＩｄ／Ｉｇが０に
落ち込み、その後立ち上がってまた少し下がりというよ
うな山と谷がある。

【００７０】この検討結果により、上記のセルドレイン
構造を採用したおかげで、ＤＡＨＨ／ＤＡＨＥのゲート
電流が抑えられ、さらにＣＨＥ効率が数段に高められた
と考えられる。即ち、本構造を用いれば、チャネル領域
を流れるサブスレッシュホールドリーク電流のうちエネ
ルギ的に加速された成分がゲート電流としてフローティ
ングゲートに注入される。この結果、フローティングゲ
ートの電位が下がり、チャネルがカットオフされる状態
にセルＶｔｈが収束する。即ち、サブスレッシュホール
ドリーク電流のＣＨＥで書き戻しを行っていることにな
る。

【００７１】図１３は、この実施の形態１にかかるセル
構造を用いた２５６ｋｂｉｔｓアレイでの書き戻しの例
を示す。消去後に過消去を起こしていたＶｔｈ分布が、
Ｖｔｈ＞２Ｖ以上に書き戻されていることが判る。即
ち、単体セルでの現象がセルアレイにおいても実証され
た。

【００７２】以上のように、この実施の形態１によれ
ば、セルドレイン構造において、高濃度のＰ領域と接す
るドレインのＮ＋＋拡散層よりも濃度を低下した電界緩
和層なるＮ＋拡散層を設け、チャネル領域側からＰ領域
がこれらＮ＋＋拡散層およびＮ＋拡散層を含むように構
成したので、ドレインアバランシェホール・電子の発生
を抑制し、かつＣＨＥ効率を向上することができる。こ
れにより、アレイ構成をしたフラッシュメモリ等の不揮
発性半導体記憶装置においては、過消去セルを選択する
必要なく選択的に収束Ｖｔｈ以下のセルのＶｔｈを収束
Ｖｔｈに高速に書き戻すことができるので、装置のアク
セス時間が向上する効果がある。

【００７３】また、収束Ｖｔｈ状態ではセル電流がカッ
トオフされるためＶｔｈが収束するにしたがい消費電流
を抑えることができるので装置全体の消費電力を低減で
きる効果がある。さらに、上記構成においては、消去前
書き込みステップを省略する代わりに、上記の書き込み
ステップを使用することにより消去シーケンスの高速化
が図れるとともに、アバランシェホール・電子が第１の
絶縁膜を介してコントロールゲートに注入されないので
チャネルコンダクタンスの劣化を防止できる効果があ
る。さらにまた、第１の絶縁膜のようなトンネル酸化膜
の絶縁破壊を防止できるので、装置寿命を向上できる効
果がある。

【００７４】実施の形態２．図１４はこの発明の実施の
形態２による不揮発性半導体記憶装置を示す断面概略図
であり、上記の実施の形態１と同様にＮＯＲ型のフラッ
シュメモリに適用したものを示す。図１５は図１４の円
Ｙを部分拡大して示すもので、セルトランジスタのドレ
イン近傍のセル構造における不純物プロファイルを示
す。図１６（ａ）〜（ｃ）は図１４のフラッシュメモリ
の製造手順を示す工程図である。図において、１ｂはＰ
濃度が高いＰ＋ポケット領域（第１導電型領域）であ
り、その他の構成要素は実施の形態１と同一であるから
同一構成要素には同一符号を付しその説明を省略する。

【００７５】以下、図１６（ａ）〜（ｃ）に基づき、こ
の発明の実施の形態２によるフラッシュメモリの製造方
法を説明する。まず、図１６（ａ）に示すように、Ｐ型
半導体基板１に第１のゲート絶縁膜３を介してフローテ
ィングゲート４を形成し、さらに第２のゲート絶縁膜５
を介してコントロールゲート６を形成して２層電極を完
成する。これに続けて、セルドレイン構造を形成するた
め、図１６（ｂ）に示すように、レジスト８をパターニ
ングして２層電極の片側にのみ砒素Ａｓ等をイオン注入
してＮ＋ドレイン領域２ｂを形成し、続けてボロン等を
イオン注入してＰ＋ポケット領域１ｂを形成する。更
に、図示しないがドレイン側Ｎ＋形成の場合と同様にソ
ース側領域のみを開口して、ソース側Ｎ＋構造２ａを形
成する。次に、図１６（ｃ）に示すように、これらの上
面に所定の厚さの酸化膜を形成し、この酸化膜を異方性
全面エッチングするとサイドウォール７ａ，７ｂがゲー
トの側面に形成される。この表面構成に対して、さらに
高濃度のＡｓ等をイオン注入すると２層電極およびサイ
ドウォール７ａ，７ｂがマスクになって更に高濃度のＮ
＋＋ソース、ドレイン領域２ａａ，２ｂｂが得られると
ともに、電界緩和層としてのＮ＋ドレイン領域２ｂ’が
これに隣接して得られる。

【００７６】その後、上記実施の形態１の場合と同様
に、形成した層間絶縁膜にコンタクト孔を形成して、ソ
ース電極Ｖｓおよびドレイン電極Ｖｄを形成すれば、当
該発明によるフラッシュメモリのセル構造が完成する。
なお、このセル構造についての動作と、これを用いたフ
レッシュメモリの消去シーケンスの内容は、実施の形態
１の場合と同様なのでその説明を省略する。

【００７７】このフラッシュメモリのセル構造の特徴部
分は、上記実施の形態１のものとほぼ同様であるが、Ｐ
＋領域１ａをＰ型半導体基板１の表層部全面に高濃度の
Ｐ＋領域１ａを生成した場合とは異なり、セルドレイン
近傍のみを選択的にＰ濃度を高くしてＰ＋ポケット領域
１ｂを生成した点である。これにより、セルＶｔｈを必
要以上に高めることなく上記実施の形態１の効果が得ら
れる。

【００７８】以上のように、この実施の形態２によれ
ば、上記実施の形態１の効果に加えて、セルＶｔｈを必
要以上に高めることなく通常のままで装置を安定に動作
することができる効果が得られる。

【００７９】実施の形態３．図１７はこの発明の実施の
形態３による不揮発性半導体記憶装置のセル構造を示す
断面概略図であり、一例として、ＤＩＮＯＲ型フラッシ
ュメモリに適用したものである。この構造の特徴部分
は、上記実施の形態２のセル構造で示したようなＰ＋ポ
ケット領域１ｂを、ドレイン側の代わりにソース側に設
けその中に電界緩和層であるＮ＋ドレイン領域２ｂを設
けた点にある。したがって、図面の符号および製造方法
については省略する。なお、図１８にこの発明の実施の
形態３にかかるＤＩＮＯＲ型フラッシュメモリにおける
動作電圧をまとめて示す。

【００８０】従来では、例えば、ドレインＶｄに７Ｖ、
ゲートＶｃｄに８Ｖを印加することにより書き戻しを行
っていたが、この発明のセル構造を適用すれば、図４１
に参照される従来のＤＩＮＯＲ型フラッシュメモリの書
き込みシーケンスにおいて、セルがオーバプログラム即
ちディプレッション状態になった場合、ＤＩＮＯＲの書
き込み・消去とは異なる電位をセルに発生し、ＣＨＥに
て書き戻す、いわゆるビット選択の必要はないので、図
１８の動作電圧設定に基づく書き戻しは、ソースに５〜
６Ｖ程度の電位を約１０ｍｓｅｃ程度与えるだけで、過
書き込み状態のセルを選択的に消し戻す、即ちＶｔｈを
エンハンス状態に戻すことができる。

【００８１】以上のように、この実施の形態３によれ
ば、ＤＩＮＯＲ型フラッシュメモリにおけるデプレッシ
ョン状態のセル即ち過書き込み状態のセルをソースに所
定の電圧を印加するだけで、ビット選択をする必要なく
自己収束的に救済できる効果がある。

【００８２】以下、上記発明の実施の形態１〜発明の実
施の形態３によるフラッシュメモリと従来例のものとを
特性比較して検討する。図１９、図２０、図２２および
図２４は、従来のフラッシュメモリにおける単体セルを
ＤＡＨＥ／ＤＡＨＨにより書き戻した際の特性を示すグ
ラフ図であり、図１９はＶｄ＝５Ｖ、図２０と図２４は
Ｖｄ＝８Ｖ、図２２はＶｄ＝６Ｖの場合である。一方、
図２１、図２３および図２５は、上記発明のフラッシュ
メモリにおける単体セルをサブスレッシュホールドリー
ク電流にかかるＣＨＥを利用した際の特性を示すグラフ
図である。

【００８３】図１９と図２０からは約１０ｍｓｅｃで過
消去ビットを救済するには６Ｖ以上の電位差が必要であ
ることと、ＤＡＨＥ／ＤＡＨＨの収束点を用いるため、
収束Ｖｔｈ以上の状態もシフトすることが判る。一方、
本発明のように、ＣＨＥを利用したものでは、図２１に
示されるように、ＤＡＨＥ／ＤＡＨＨ方式に比べ、低電
圧（Ｖｄ＞４Ｖ）かつ高速（約１０ｍｓｅｃ）で過消去
ビットの救済が可能であることと、電子のみが注入され
るため、収束Ｖｔｈ以上の状態はシフトしないことが判
る。次に、図２２と図２３を比較すると、書き戻し状態
にて放置した場合に、前者ではチャネルコンダクタンス
が劣化するが、後者では劣化しないことが判る。さら
に、図２４と図２５を比較すると、収束状態において、
前者では約１００μＡレベルのチャネル電流が流れてい
るが、後者ではチャネル電流がカットオフされているこ
とが判る。

【００８４】

【発明の効果】以上のように、この発明によれば、不揮
発性半導体記憶装置の駆動方法は、半導体基板上に、第
１導電型のチャネル領域を介して対向する第２導電型の
第１、第２の拡散層と、第１導電型のチャネル領域上に
ゲート絶縁膜を介して形成されたフローティングゲート
およびコントロールゲートから構成される２層ゲート電
極とを具備したトランジスタを配置した当該装置に対し
て、第１導電型のチャネル領域および第１、第２の拡散
層の一方を第１の電圧レベルに設定するステップと、第
１、第２の拡散層の他方を第２の電圧レベルに設定する
ステップと、コントロールゲートを第１または第３の電
圧レベルに設定するステップと、第１の電圧レベルと第
２の電圧レベルとの電位差が第１の電圧レベルと第３の
電圧レベルとの電位差よりも絶対値において大きく設定
したことにより、チャネル電流が流れるトランジスタに
対してそのチャネル領域を流れる電荷の一部をフローテ
ィングゲートに注入するステップとを適用するように構
成したので、アバランシェホットホール・電子の発生を
抑制し、かつチャネルホット電子（ＣＨＥ）効率を向上
できる効果がある。

【００８５】また、収束しきい値Ｖｔｈ状態ではセル電
流がカットオフされるためトランジスタのしきい値Ｖｔ
ｈが収束するにしたがい消費電流を抑えることができ、
装置全体の消費電力を低減できる効果がある。また、ア
バランシェホットホール・電子が第１の絶縁膜を介して
コントロールゲートに注入されないのでチャネルコンダ
クタンスの劣化を防止できる効果がある。さらにまた、
ゲート絶縁膜のようなトンネル酸化膜の絶縁破壊を防止
できるので、装置寿命を向上できる効果がある。

【００８６】この発明によれば、上記の不揮発性半導体
装置に対して、第１導電型のチャネル領域を第１の電圧
レベルに設定するステップと、第１、第２の拡散層の一
方を第２の電圧レベルに設定するステップと、第１、第
２の拡散層の他方を第３の電圧レベルに設定するステッ
プと、コントロールゲートを第１、第２または第４の電
圧レベルに設定するステップと、第１の電圧レベルと上
記第２の電圧レベルとの電位差が、上記第１の電圧レベ
ルと上記第３の電圧レベルとの電位差および上記第１の
電圧レベルと上記第４の電圧レベルとの電位差よりも絶
対値において大きく設定したことにより、チャネル電流
が流れる上記トランジスタに対して、そのチャネル領域
を流れる電荷の一部をフローティングゲートに注入する
ステップとを適用するように構成したので、上記効果に
加えて、チャネルホット電子の書き込み効率を高めるこ
とができる効果がある。

【００８７】この発明によれば、不揮発性半導体記憶装
置の駆動方法は、トランジスタがＮＯＲ型またはＤＩＮ
ＯＲ型フラッシュメモリに適用されるように構成したの
で、ＮＯＲ型のアレイ構成では過消去状態のトランジス
タセルを選択する必要なく選択的に収束Ｖｔｈ以下のト
ランジスタセルのＶｔｈを収束Ｖｔｈに高速に書き戻す
ことができ、あるいは、ＤＩＮＯＲ型のアレイ構成でも
過書き込み状態のトランジスタセルを選択的に消し戻す
ことができるので、装置のアクセス時間が向上する効果
がある。

【００８８】この発明によれば、不揮発性半導体記憶装
置は、第２導電型の電界緩和層が第１、第２の拡散層の
少なくともいずれか一方と上記チャネル領域との間に形
成され、フローティングゲートおよびコントロールゲー
トから構成される２層ゲート電極と電界緩和層に隣接す
る上記拡散層とは表層部にてオーバラップしないトラン
ジスタに構成したので、隣接する拡散層の不純物濃度を
電界緩和層よりも高めに設定することにより、通常のア
バランシェホット電子・ホールによるゲート電流による
書き戻し電位配置でも収束Ｖｔｈ以上にあるトランジス
タのＶｔｈが下がることはなく高速な書き戻しを行うこ
とができるとともに、収束状態のトランジスタはチャネ
ル電流がカットオフされるので、装置の消費電力を低減
しアクセス時間を向上する効果がある。

【００８９】この発明によれば、不揮発性半導体記憶装
置は、高濃度の第１導電型領域内に、第１導電型の電界
緩和層と第１、第２の拡散層とが形成され、この電界緩
和層がチャネル領域との間に形成され、しかもフローテ
ィングゲートおよびコントロールゲートから構成される
２層ゲート電極と電界緩和層に隣接する拡散層とは表層
部にてオーバラップしないトランジスタに構成したの
で、上記の効果に加えて、電界緩和層によるトランジス
タへの電子書き込み効率を向上する効果がある。

【００９０】この発明によれば、不揮発性半導体記憶装
置は、高濃度の第１導電型領域内に、第１導電型の電界
緩和層と第１、第２の拡散層の少なくともいずれか一方
とが形成され、この電界緩和層がチャネル領域との間に
形成され、しかも上記２層ゲート電極と電界緩和層に隣
接する拡散層とは表層部にてオーバラップしないトラン
ジスタに構成したので、チャネル領域の一部だけを第１
導電型領域とすることができるため、上記の効果に加え
て、トランジスタのＶｔｈを基板レベルにまで低減でき
る効果がある。

【００９１】この発明によれば、不揮発性半導体記憶装
置は、電界緩和層の第２導電型濃度がこれに隣接する拡
散層のものよりも低くなるように構成したので、アバラ
ンシェホット電子・ホールの発生を抑制するとともに、
チャネルホット電子のフローティングゲートへの注入効
率を向上する効果がある。

【００９２】この発明によれば、不揮発性半導体記憶装
置は、トランジスタはＮＯＲ型またはＤＩＮＯＲ型フラ
ッシュメモリに適用されるように構成したので、前者の
場合は書き戻しの際にドレインアバランシェホット電子
・ホールの発生を抑えるとともに、チャネルホット電子
の注入効率を向上する効果があり、後者の場合は過書き
込み状態のトランジスタを選択的に消し戻すことができ
る効果がある。

【００９３】この発明によれば、不揮発性半導体記憶装
置の製造方法は、半導体基板の第１導電型領域上に２層
ゲート電極を形成するステップと、この２層ゲート電極
をマスクにして不純物注入を行い第１導電領域内の表層
部に第２導電型の拡散層を形成するステップと、２層ゲ
ート電極の側面にサイドウォールを形成するステップ
と、これに対して不純物注入を行い、所定の深さの範囲
で第２導電型の第１、第２の拡散層を形成することによ
り拡散層の一部を分離して電界緩和層を形成するステッ
プとを備えるように構成したので、上記の隣接する拡散
層の不純物濃度を電界緩和層よりも高めに設定すること
により、通常のアバランシェホット電子・ホールによる
ゲート電流による書き戻し電位配置でも収束Ｖｔｈ以上
にあるトランジスタのＶｔｈが下がることはなく高速な
書き戻しを行うことができるとともに、収束状態のトラ
ンジスタはチャネル電流がカットオフされるので、装置
の消費電力を低減しアクセス時間を向上する装置が得ら
れる効果がある。

【００９４】この発明によれば、不揮発性半導体記憶装
置の製造方法は、半導体基板上に２層ゲート電極を形成
するステップと、この２層ゲート電極をマスクにして不
純物注入を行い上記基板の表層部に第２導電型の拡散層
を形成するステップと、この拡散層を少なくとも含むよ
うに上記基板よりも高濃度で不純物注入を行い所定の深
さに第１導電型領域を形成するステップと、２層ゲート
電極の側面にサイドウォールを形成するステップと、こ
れに対して不純物注入を行い、所定の深さの範囲で第２
導電型の第１、第２の拡散層を形成することにより拡散
層は電界緩和層に形成するステップとを備えるように構
成したので、上記効果に加えて、トランジスタのＶｔｈ
を低減できる効果がある。

【００９５】この発明によれば、不揮発性半導体記憶装
置の製造方法は、第１導電型領域を形成するステップ
は、不純物の注入角度を基板法線に対して３０度以内に
して行うように構成したので、電界緩和層のチャネル領
域方向への拡がりを抑えた装置構造とすることができる
効果がある。

【００９６】この発明によれば、不揮発性半導体記憶装
置の動作方法は、第１導電型のチャネル領域を介して対
向する第２導電型の第１、第２の拡散層と、第１導電型
のチャネル領域上に形成された２層ゲート電極と、第
１、第２の拡散層の少なくともいずれか一方とチャネル
領域との間に形成される第２導電型の電界緩和層とを具
備したトランジスタであって、電界緩和層と隣接する上
記拡散層は２層ゲート電極とはオーバラップしない装置
構成において、トランジスタが所定のしきい値以下に消
去または書き込みされたことを確認するステップと、第
１導電型のチャネル領域および第１、第２の拡散層の一
方を第１の電圧レベルに設定するステップと、第１、第
２の拡散層の他方を第２の電圧レベルに設定するステッ
プと、コントロールゲートを第１または第３の電圧レベ
ルに設定するステップと、第１の電圧レベルと上記第２
の電圧レベルとの電位差が上記第１の電圧レベルと第３
の電圧レベルとの電位差よりも絶対値において大きく設
定したことにより、チャネル電流が流れるトランジスタ
に対してそのチャネル領域を流れる電荷の一部をフロー
ティングゲートに注入するステップとを備えるように構
成したので、その後に行われる書き戻しステップでのト
ランジスタ特性の劣化はみられないことに加えて、確認
するステップが消去されたことに対してなされる場合に
は、従来必要であった消去前書き込みステップが不要と
なるので、その分消去時間を短縮でき装置のアクセス速
度を向上する効果があり、一方、確認するステップが書
き込みされたことに対してなされる場合にはトランジス
タがデプレッション状態になっても自己収束的に救済で
きる効果がある。しかも、これらの効果は装置の集積度
が高まるにつれて大きくなる。

【００９７】この発明によれば、不揮発性半導体記憶装
置の動作方法は、半導体基板の表層部に第１導電型のチ
ャネル領域を介して対向する第２導電型の第１、第２の
拡散層と、第１導電型のチャネル領域上にゲート絶縁膜
を介して形成されたフローティングゲートおよびコント
ロールゲートから構成される２層ゲート電極と、第１、
第２の拡散層の少なくともいずれか一方と上記チャネル
領域との間に形成される第２導電型の電界緩和層とを具
備したトランジスタを備えており、電界緩和層と隣接す
る拡散層は上記２層ゲート電極とはオーバラップしない
装置構成において、トランジスタが所定のしきい値以下
に消去または書き込みされたことを確認するステップ
と、第１導電型のチャネル領域を第１の電圧レベルに設
定するステップと、第１、第２の拡散層の一方を第２の
電圧レベルに設定するステップと、第１、第２の拡散層
の他方を第３の電圧レベルに設定するステップと、コン
トロールゲートを第１、第２または第４の電圧レベルに
設定するステップと、第１の電圧レベルと第２の電圧レ
ベルとの電位差が、第１の電圧レベルと第３の電圧レベ
ルとの電位差および第１の電圧レベルと第４の電圧レベ
ルとの電位差よりも絶対値において大きく設定したこと
により、チャネル電流が流れる上記トランジスタに対し
て、そのチャネル領域を流れる電荷の一部をフローティ
ングゲートに注入するステップとを備えるように構成し
たので、上記の効果に加えて、第１導電型のチャネル領
域に負バイアスを印加することができ、チャネルホット
電子の書き込み効率を向上する効果がある。

【００９８】この発明によれば、不揮発性半導体記憶装
置の動作方法は、確認するステップに先立って、過消去
トランジスタの発生を抑えるため、トランジスタに書き
込みを行うステップを備えるように構成したので、アク
セス速度の向上には寄与しないが、過消去トランジスタ
の発生はより確実に抑えることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による不揮発性半導
体記憶装置のＮＯＲ型セル構造を示す断面概略図であ
る。

【図２】 図１における円Ｘのドレイン近傍を示す拡大
図である。

【図３】 この発明の実施の形態１による不揮発性半導
体記憶装置の製造手順を示す工程図である。

【図４】 この発明の実施の形態１による不揮発性半導
体記憶装置の消去シーケンスを示すフローチャートであ
る。

【図５】 この発明の実施の形態１による不揮発性半導
体記憶装置のドレイン近傍におけるチャネル表面での不
純物分布を示すグラフ図である。

【図６】 この発明の実施の形態１による不揮発性半導
体記憶装置の他の消去シーケンスを示すフローチャート
である。

【図７】 この発明の実施の形態１による不揮発性半導
体記憶装置の収束特性／書き戻し特性を示すグラフ図で
ある。

【図８】 この発明の実施の形態１による不揮発性半導
体記憶装置の収束特性／書き戻し特性を示すグラフ図で
ある。

【図９】 この発明の実施の形態１による不揮発性半導
体記憶装置の書き戻し特性を示すグラフ図である。

【図１０】 この発明の実施の形態１による不揮発性半
導体記憶装置の書き戻し特性を示すグラフ図である。

【図１１】 この発明の実施の形態１による不揮発性半
導体記憶装置の駆動方法における収束時Ｖｇ−Ｖｔｈ特
性を示すグラフ図である。

【図１２】 この発明の実施の形態１による不揮発性半
導体記憶装置の駆動方法における収束時のゲート電流特
性を示すグラフ図である。

【図１３】 この発明の実施の形態１による不揮発性半
導体記憶装置の駆動方法における書き戻し例を示すグラ
フ図である

【図１４】 この発明の実施の形態２による不揮発性半
導体記憶装置のＮＯＲ型セル構造を示す断面概略図であ
る。

【図１５】 図１４における円Ｙのドレイン近傍を示す
拡大図である。

【図１６】 この発明の実施の形態２による不揮発性半
導体記憶装置の製造手順を示す工程図である。

【図１７】 この発明の実施の形態３による不揮発性半
導体記憶装置のＤＩＮＯＲ型セル構造を示す断面概略図
である。

【図１８】 図１７における不揮発性半導体記憶装置の
動作電圧設定を示す表図である。

【図１９】 従来の不揮発性半導体記憶装置におけるＤ
ＡＨＥ／ＤＡＨＨ書き戻し特性評価を示すグラフ図であ
る。

【図２０】 従来の不揮発性半導体記憶装置におけるＤ
ＡＨＥ／ＤＡＨＨ書き戻し特性を示すグラフ図である。

【図２１】 この発明の実施の形態１〜３による不揮発
性半導体記憶装置の書き戻し特性を示すグラフ図であ
る。

【図２２】 従来の不揮発性半導体記憶装置におけるＶ
ｇ−Ｉｄ特性を示すグラフ図である。

【図２３】 この発明の実施の形態１〜３による不揮発
性半導体記憶装置における収束時Ｖｇ−Ｉｄ特性を示す
グラフ図である。

【図２４】 従来の不揮発性半導体記憶装置におけるＶ
ｇ−Ｉｄ特性を示すグラフ図である。

【図２５】 この発明の実施の形態１〜３による不揮発
性半導体記憶装置におけるＩｄ／Ｉｓ特性を示すグラフ
図である。

【図２６】 ＮＯＲ型フラッシュメモリのセルアレイ構
成図である。

【図２７】 従来の不揮発性半導体記憶装置による過消
去不良のＶｔｈ分布を示すグラフ図である。

【図２８】 従来の不揮発性半導体記憶装置のＣＨＥに
よる過消去ビット書き戻しを説明するために示す断面概
略図である。

【図２９】 従来の不揮発性半導体記憶装置のセル構造
におけるドレイン端近傍でチャネル表面での不純物分布
を示すグラフ図である。

【図３０】 従来の不揮発性半導体記憶装置のＤＡＨＥ
／ＤＡＨＨによる過消去ビット書き戻しを説明するため
に示す断面概略図である。

【図３１】 従来の不揮発性半導体記憶装置において自
己収束法使用時のゲート電流特性を示すグラフ図であ
る。

【図３２】 従来の不揮発性半導体記憶装置の断面概略
図である。

【図３３】 従来の不揮発性半導体記憶装置のＮＯＲ型
による消去シーケンスを示すフローチャートである。

【図３４】 従来の不揮発性半導体記憶装置による自己
収束法での書き戻しを示すグラフ図である。

【図３５】 従来の不揮発性半導体記憶装置による自己
収束法での書き戻しを示すグラフ図である。

【図３６】 従来の不揮発性半導体記憶装置による自己
収束法での書き戻しを示すグラフ図である。

【図３７】 従来の不揮発性半導体記憶装置によるＤＡ
ＨＥ／ＤＡＨＨ発生を示す説明図である。

【図３８】 従来の不揮発性半導体記憶装置によるドレ
インディスターブ特性を示すグラフ図である。

【図３９】 従来の不揮発性半導体記憶装置による書き
戻し動作時の電流収束特性を示すグラフ図である。

【図４０】 従来の不揮発性半導体装置のＤＩＮＯＲ型
セル構造を示す断面概略図である。

【図４１】 従来の不揮発性半導体装置のＤＩＮＯＲ型
による書き込みシーケンスを示すフローチャートであ
る。

【図４２】 従来の不揮発性半導体装置のＤＩＮＯＲ型
の動作電圧設定の表図である。

【符号の説明】

１ Ｐ型半導体基板（半導体基板）、１ａ Ｐ＋領域
（第１導電型領域）、１ｂ Ｐ＋ポケット領域（第１導
電型領域）、２ｂ，２ｂ’ Ｎ＋ドレイン領域（電界緩
和層）、２ａａ，２ｂｂ Ｎ＋＋ソース、ドレイン領域
（第１、第２の拡散層）、３ 第１のゲート絶縁膜（ゲ
ート絶縁膜）、４ フローティングゲート、６ コント
ロールゲート、７ａ，７ｂ サイドウォール。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１導電型のチャネル
   領域を介して対向する第２導電型の第１、第２の拡散層
   と、上記第１導電型のチャネル領域上にゲート絶縁膜を
   介して形成されたフローティングゲートおよびコントロ
   ールゲートから構成される２層ゲート電極とを具備した
   トランジスタを配置した不揮発性半導体記憶装置の駆動
   方法において、 上記第１導電型のチャネル領域および上記第１、第２の
   拡散層の一方を第１の電圧レベルに設定するステップ
   と、 上記第１、第２の拡散層の他方を第２の電圧レベルに設
   定するステップと、 上記コントロールゲートを第１または第３の電圧レベル
   に設定するステップと、 上記第１の電圧レベルと上記第２の電圧レベルとの電位
   差が上記第１の電圧レベルと第３の電圧レベルとの電位
   差よりも絶対値において大きく設定したことにより、チ
   ャネル電流が流れる上記トランジスタに対してそのチャ
   ネル領域を流れる電荷の一部をフローティングゲートに
   注入するステップとを備えた不揮発性半導体記憶装置の
   駆動方法。
2. 【請求項２】 半導体基板上に、第１導電型のチャネル
   領域を介して対向する第２導電型の第１、第２の拡散層
   と、上記第１導電型のチャネル領域上にゲート絶縁膜を
   介して形成されたフローティングゲートおよびコントロ
   ールゲートから構成される２層ゲート電極とを具備した
   トランジスタを配置した不揮発性半導体記憶装置の駆動
   方法において、 上記第１導電型のチャネル領域を第１の電圧レベルに設
   定するステップと、 上記第１、第２の拡散層の一方を第２の電圧レベルに設
   定するステップと、 上記第１、第２の拡散層の他方を第３の電圧レベルに設
   定するステップと、 上記コントロールゲートを第１、第２または第４の電圧
   レベルに設定するステップと、 上記第１の電圧レベルと上記第２の電圧レベルとの電位
   差が、上記第１の電圧レベルと上記第３の電圧レベルと
   の電位差および上記第１の電圧レベルと上記第４の電圧
   レベルとの電位差よりも絶対値において大きく設定した
   ことにより、チャネル電流が流れる上記トランジスタに
   対して、そのチャネル領域を流れる電荷の一部をフロー
   ティングゲートに注入するステップとを備えた不揮発性
   半導体記憶装置の駆動方法。
3. 【請求項３】 トランジスタがＮＯＲ型フラッシュメモ
   リに適用されることを特徴とする請求項１または請求項
   ２記載の不揮発性半導体記憶装置の駆動方法。
4. 【請求項４】 トランジスタがＤＩＮＯＲ型フラッシュ
   メモリに適用されることを特徴とする請求項１または請
   求項２記載の不揮発性半導体記憶装置の駆動方法。
5. 【請求項５】 半導体基板の表層部に第１導電型のチャ
   ネル領域を介して対向する第２導電型の第１、第２の拡
   散層と、 上記第１導電型のチャネル領域上にゲート絶縁膜を介し
   て形成されたフローティングゲートおよびコントロール
   ゲートから構成される２層ゲート電極と、 上記第１、第２の拡散層の少なくともいずれか一方と上
   記チャネル領域との間に形成される第２導電型の電界緩
   和層とを具備したトランジスタを備えた不揮発性半導体
   記憶装置において、 上記電界緩和層と隣接する上記拡散層は上記２層ゲート
   電極とはオーバラップしないことを特徴とする不揮発性
   半導体記憶装置。
6. 【請求項６】 第１導電型の半導体基板の表層部に形成
   され、該半導体基板よりも高濃度の第１導電型領域と、 上記第１導電型領域内に第１導電型のチャネル領域を介
   して対向する第２導電型の第１、第２の拡散層と、 上記第１導電型のチャネル領域上にゲート絶縁膜を介し
   て形成されたフローティングゲートおよびコントロール
   ゲートから構成される２層ゲート電極と、 上記第１、第２の拡散層の少なくともいずれか一方と上
   記チャネル領域との間に上記第１導電型領域内で形成さ
   れた第２導電型の電界緩和層とを具備したトランジスタ
   を備えた不揮発性半導体記憶装置において、 上記電界緩和層と隣接する上記拡散層は上記２層ゲート
   電極とはオーバラップしないことを特徴とする不揮発性
   半導体記憶装置。
7. 【請求項７】 第１導電型の半導体基板の表層部に形成
   され、第１導電型のチャネル領域を介して対向する第２
   導電型の第１、第２の拡散層と、 上記第１導電型のチャネル領域上にゲート絶縁膜を介し
   て形成されたフローティングゲートおよびコントロール
   ゲートから構成される２層ゲート電極と、 上記第１、第２の拡散層の少なくともいずれか一方と上
   記チャネル領域との間に上記第１導電型領域内で形成さ
   れた第２導電型の電界緩和層と、 上記電界緩和層およびこれと隣接する上記拡散層を包含
   して形成され、上記半導体基板よりも高濃度の第１導電
   型領域とを具備したトランジスタを備えた不揮発性半導
   体記憶装置において、 上記電界緩和層と隣接する上記拡散層は上記２層ゲート
   電極とはオーバラップしないことを特徴とする不揮発性
   半導体記憶装置。
8. 【請求項８】 電界緩和層の第２導電型濃度がこれに隣
   接する拡散層のものよりも低いことを特徴とする請求項
   ５から請求項７までのいずれか１項記載の不揮発性半導
   体記憶装置。
9. 【請求項９】 トランジスタがＮＯＲ型フラッシュメモ
   リに適用されることを特徴とする請求項５から請求項８
   までのいずれか１項記載の不揮発性半導体記憶装置。
10. 【請求項１０】 トランジスタがＤＩＮＯＲ型フラッシ
    ュメモリに適用されることを特徴とする請求項５から請
    求項８までのいずれか１項記載の不揮発性半導体記憶装
    置。
11. 【請求項１１】 第１導電型の半導体基板の表層部にこ
    の基板よりも高濃度で所定の深さに第１導電型領域を形
    成するステップと、 上記第１導電型領域上にゲート絶縁膜を介してコントロ
    ールゲートおよびフローティングゲートから構成される
    ２層ゲート電極を形成するステップと、 この２層ゲート電極をマスクにして不純物注入を行い上
    記表層部に第２導電型の拡散層を形成するステップと、 絶縁膜を全面に形成した後、異方性エッチングを行い上
    記２層ゲート電極の側面にサイドウォールを形成するス
    テップと、 上記２層ゲート電極および上記サイドウォールをマスク
    にして不純物注入を行い、上記所定の深さの範囲で第２
    導電型の第１、第２の拡散層を形成することにより上記
    拡散層の一部は電界緩和層に形成するステップとを備え
    たことを特徴とする不揮発性半導体記憶装置の製造方
    法。
12. 【請求項１２】 第１導電型の半導体基板上にゲート絶
    縁膜を介してコントロールゲートおよびフローティング
    ゲートから構成される２層ゲート電極を形成するステッ
    プと、 この２層ゲート電極をマスクにして不純物注入を行い上
    記基板の表層部に第２導電型の拡散層を形成するステッ
    プと、 上記拡散層を少なくとも含むように上記基板よりも高濃
    度で不純物注入を行い所定の深さに第１導電型領域を形
    成するステップと、 絶縁膜を全面に形成した後、異方性エッチングを行い上
    記２層ゲート電極の側面にサイドウォールを形成するス
    テップと、 上記２層ゲート電極および上記サイドウォールをマスク
    にして不純物注入を行い、上記所定の深さの範囲で第２
    導電型の第１、第２の拡散層を形成することにより上記
    拡散層の一部は電界緩和層に形成するステップとを備え
    たことを特徴とする不揮発性半導体記憶装置の製造方
    法。
13. 【請求項１３】 第１導電型領域を形成するステップ
    は、不純物の注入角度を基板法線に対して３０度以内に
    して行うことを特徴とする請求項１２記載の不揮発性半
    導体記憶装置の製造方法。
14. 【請求項１４】 半導体基板の表層部に第１導電型のチ
    ャネル領域を介して対向する第２導電型の第１、第２の
    拡散層と、上記第１導電型のチャネル領域上にゲート絶
    縁膜を介して形成されたフローティングゲートおよびコ
    ントロールゲートから構成される２層ゲート電極と、上
    記第１、第２の拡散層の少なくともいずれか一方と上記
    チャネル領域との間に形成される第２導電型の電界緩和
    層とを具備したトランジスタを備えており、上記電界緩
    和層と隣接する上記拡散層は上記２層ゲート電極とはオ
    ーバラップしない不揮発性半導体記憶装置の動作方法に
    おいて、 上記トランジスタが所定のしきい値以下に消去または書
    き込みされたことを確認するステップと、 上記第１導電型のチャネル領域および上記第１、第２の
    拡散層の一方を第１の電圧レベルに設定するステップ
    と、 上記第１、第２の拡散層の他方を第２の電圧レベルに設
    定するステップと、 上記コントロールゲートを第１または第３の電圧レベル
    に設定するステップと、 上記第１の電圧レベルと上記第２の電圧レベルとの電位
    差が上記第１の電圧レベルと第３の電圧レベルとの電位
    差よりも絶対値において大きく設定したことにより、チ
    ャネル電流が流れる上記トランジスタに対してそのチャ
    ネル領域を流れる電荷の一部をフローティングゲートに
    注入するステップとを備えた不揮発性半導体記憶装置の
    動作方法。
15. 【請求項１５】 半導体基板の表層部に第１導電型のチ
    ャネル領域を介して対向する第２導電型の第１、第２の
    拡散層と、上記第１導電型のチャネル領域上にゲート絶
    縁膜を介して形成されたフローティングゲートおよびコ
    ントロールゲートから構成される２層ゲート電極と、上
    記第１、第２の拡散層の少なくともいずれか一方と上記
    チャネル領域との間に形成される第２導電型の電界緩和
    層とを具備したトランジスタを備えており、上記電界緩
    和層と隣接する上記拡散層は上記２層ゲート電極とはオ
    ーバラップしない不揮発性半導体記憶装置の動作方法に
    おいて、 上記トランジスタが所定のしきい値以下に消去または書
    き込みされたことを確認するステップと、 上記第１導電型のチャネル領域を第１の電圧レベルに設
    定するステップと、 上記第１、第２の拡散層の一方を第２の電圧レベルに設
    定するステップと、 上記第１、第２の拡散層の他方を第３の電圧レベルに設
    定するステップと、 上記コントロールゲートを第１、第２または第４の電圧
    レベルに設定するステップと、 上記第１の電圧レベルと上記第２の電圧レベルとの電位
    差が、上記第１の電圧レベルと上記第３の電圧レベルと
    の電位差および上記第１の電圧レベルと上記第４の電圧
    レベルとの電位差よりも絶対値において大きく設定した
    ことにより、チャネル電流が流れる上記トランジスタに
    対して、そのチャネル領域を流れる電荷の一部をフロー
    ティングゲートに注入するステップとを備えた不揮発性
    半導体記憶装置の動作方法。
16. 【請求項１６】 確認するステップに先立って、過消去
    トランジスタの発生を抑えるため、トランジスタに書き
    込みを行うステップを備えたことを特徴とする請求項１
    ４または請求項１５記載の不揮発性半導体記憶装置の動
    作方法。