JP2003338567A - フラッシュメモリセル - Google Patents

フラッシュメモリセル

Info

Publication number
JP2003338567A
JP2003338567A JP2002367958A JP2002367958A JP2003338567A JP 2003338567 A JP2003338567 A JP 2003338567A JP 2002367958 A JP2002367958 A JP 2002367958A JP 2002367958 A JP2002367958 A JP 2002367958A JP 2003338567 A JP2003338567 A JP 2003338567A
Authority
JP
Japan
Prior art keywords
polysilicon layer
flash memory
memory cell
impurities
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002367958A
Other languages
English (en)
Inventor
Hee Youl Lee
煕 烈 李
秀 敏 ▲チョオ▼
Soo Min Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003338567A publication Critical patent/JP2003338567A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 消去動作時に過消去が発生することを抑制す
ることが可能なフラッシュメモリセルを提供すること。 【解決手段】 半導体基板上に設けられたトンネル酸化
膜と、トンネル酸化膜上に設けられ、不純物がドープさ
れた第１ポリシリコン層と、第１ポリシリコン層上に設
けられた誘電体膜と、誘電体膜上に設けられ、不純物が
ドープされた第２ポリシリコン層と、第１ポリシリコン
層の両側の半導体基板に設けられたソース／ドレインと
を含むが、消去動作時にしきい値電圧が減少することに
より第１ポリシリコン層に空乏層が形成されながら電子
の放出が減少していて、目標の電圧では電子の放出が中
止されるように第１ポリシリコン層のドーピング濃度が
第２ポリシリコン層のドーピング濃度より小さく設定さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルに係り、特に、消去動作時に過消去が発生すること
を抑制することが可能なフラッシュメモリセルに関す
る。
【０００２】
【従来の技術】一般に、フラッシュメモリセルは、トン
ネル酸化膜、フローティングゲート、誘電体膜、コント
ロールゲート及びソース／ドレインからなり、プログラ
ム動作または消去動作による電子がフローティングゲー
トに捕獲される程度によってフラッシュメモリセルのし
きい値電圧が異なる。読出動作の際、セルのしきい値電
圧によって、セルに流れるドレイン電流の量が異なり、
ドレイン電流の量によって、フラッシュメモリセルに記
憶されたデータが１と０に区分される。
【０００３】図１（ａ）及び図１（ｂ）はプログラム動
作及び消去動作によるフラッシュメモリセルのしきい値
電圧変化を示すグラフである。
【０００４】図１（ａ）を参照すると、プログラム動作
を行う場合、フラッシュメモリセルのしきい値電圧は１
Ｖ〜３Ｖから６Ｖ〜８Ｖに高くなる。セルのしきい値電
圧が高くなると、コントロールゲートに読出電圧が印加
されても、ドレイン電流は流れない。このような状態
は、フラッシュメモリセルに「０」データが記憶された
状態であって、プログラム状態と言われる。
【０００５】図１（ｂ）を参照すると、消去動作を行う
場合、フラッシュメモリセルのしきい値電圧は６Ｖ〜８
Ｖから１Ｖ〜３Ｖに低くなる。セルのしきい値電圧が低
くなった状態でコントロールゲートに読出電圧が印加さ
れると、ドレイン電流が流れることになる。このような
状態は、フラッシュメモリセルに「１」データが記憶さ
れた状態であって、消去状態と言われる。
【０００６】上述の如く、プログラム動作は、読出動作
時にフラッシュメモリセルにドレイン電流が流れないよ
うにするため、セルのしきい値電圧を上昇させる動作で
ある。従って、読出電圧が印加されてもドレイン電流が
流れないようにセルのしきい値電圧が特定の電圧より高
くなると、セルの特性上、問題が発生しない。
【０００７】一方、消去動作は読出動作時にフラッシュ
メモリセルに所定のドレイン電流が流れるようにセルの
しきい値電圧を低める動作である。ところが、消去動作
はセルのしきい値電圧を低めても、しきい値電圧が一定
のレベルに維持されるように行われなければならない。
すなわち、消去動作が過度に行われてセルのしきい値電
圧があまり低くなる場合（以下、「過消去」という）に
は、セルに読出電圧が印加されなくてもドレイン電流が
流れてセルの電気的な特性に問題が発生する。
【０００８】図２はフラッシュメモリセルの構造及びカ
ップリングキャパシタンスを説明するための図である。
【０００９】図２を参照すると、フラッシュメモリセル
の基本構成は、半導体基板２００上に順次積層されたト
ンネル酸化膜（図示せず）及び第１ポリシリコン層から
なるフローティングゲート２０１と、誘電体膜（図示せ
ず）、第２ポリシリコン層及びシリサイド層からなるコ
ントロールゲート２０２と、フローティングゲート２０
１の両側の半導体基板２００に形成されたソース／ドレ
イン２０３ａ及び２０３ｂとからなる。
【００１０】前記構造のフラッシュメモリセルをスタッ
クゲート型フラッシュメモリセルといい、フローティン
グゲート２０１と基板２００間のポテンシャル(potenti
al)差から発生する電気場(Electric Field)によってフ
ローティングゲート２０１に捕獲されている電子がＦＮ
トンネル(Fowler-Nordheim tunneling)方式で消去され
る。
【００１１】バイアスの直接印加が不可能なフローティ
ングゲート２０１のポテンシャルＶｆｇは、下記数１式
の如く、コントロールゲート２０２、基板２００、ソー
ス／ドレイン２０３ａ、２０３ｂ及びフローティングゲ
ート２０１の間に形成されるカップリングキャパシタン
ス比率によって誘起されるポテンシャルと自体電荷量に
よって決定される。
【００１２】
【数１】
【００１３】上記数１式中、Ｖtuvは平衡状態における
しきい値電圧を意味し、Ｖtcellは現状態のしきい値電
圧を意味する。一方、Ｋｆｃは誘電体膜のカップリング
比、Ｋｄはドレインカップリング比、Ｋｓはソースカッ
プリング比、Ｋｂは基板カップリング比である。
【００１４】図２及び数１式の如く、フローティングゲ
ート２０１と他の構成要素との間に存在する誘電物質の
厚さ及び面積がフローティングゲート２０１のポテンシ
ャルの形成に大きく作用する。
【００１５】消去動作は、コントロールゲート２０２に
ネガティブバイアスを印加し、基板２００にポジティブ
バイアスを印加して行う。通常は、コントロールゲート
２０２とフローティングゲート２０１間の誘電体膜の厚
さをフローティングゲート２０１と導体基板２００間の
トンネル酸化膜より相対的に厚く形成し、コントロール
ゲート２０２とフローティングゲート２０１間の電子移
動が発生しないようにしながら、カップリングキャパシ
タンス比を約０.６程度に維持し、ソース／ドレイン２
０３ａ及び２０３ｂ領域を含んだ基板２００とフローテ
ィングゲート２０１間のカップリング比は０.４程度に
維持する。
【００１６】この際、セルのしきい値電圧が約７.０Ｖ
であり、コントロールゲート２０２に約−６Ｖのバイア
スが印加され、基板２００に約８.０Ｖのバイアスが印
加される場合、フローティングゲート２０１のポテンシ
ャルは約−２.８Ｖになる。トンネル酸化膜に係る電位
差が１０.８Ｖであり、その厚さが８ｎｍであれば、１
３ＭＶ／ｃｍ程度の電気場が形成されてＦＮトンネリン
グによって電子がフローティングゲート２０１から放出
される。消去が行われてセルのしきい値電圧が２Ｖにな
ると、フローティングゲート２０１のポテンシャルは約
０.２Ｖになり、電気場は約９.７ＭＶ／ｃｍになる。
【００１７】ＦＮトンネリング電流は下記数２式の如く
電気場に指数関数的に比例する。
【００１８】
【数２】
【００１９】上記数２式中、Ｊはトンネリング電流密
度、Ａ及びＢは定数、Ｅは電気場の強度である。
【００２０】消去動作時間が長くなると、過消去が行わ
れてセルのしきい値電圧が０Ｖ以下に低くなる可能性が
ある。過消去が発生すると、回路の誤動作または不良が
発生するおそれがある。
【００２１】以下、過消去されたセルに対して誤動作が
発生する場合を図３に基づいて説明する。
【００２２】図３を参照すると、一般に、ビット線ＢＬ
には多数のフラッシュメモリセル（Ｃ３０１、Ｃ３０
２、．．．、Ｃ３０ｎ）のドレインが共通接続され、フ
ラッシュメモリセル（Ｃ３０１、Ｃ３０２、．．．、Ｃ
３０ｎ）はワード線（ＷＬ３０１、ＷＬ３０
２、．．．、ＷＬ３０ｎ）に印加されるアドレス信号に
よって選択される。ここで、第１フラッシュメモリセル
Ｃ３０１はプログラム状態、第２フラッシュメモリセル
Ｃ３０２は過消去状態、第３フラッシュメモリセルＣ３
０ｎは正常消去状態の場合を例として説明する。
【００２３】例えば、第１フラッシュメモリセルＣ３０
１に記憶されたデータを読み出すために、第１ワード線
ＷＬ３０１を介して第１フラッシュメモリセルＣ３０１
のコントロールゲートに読出電圧を印加する場合、第１
フラッシュメモリセルＣ３０１はプログラム状態なの
で、読出電圧が印加されても、しきい値電圧が高くて第
１フラッシュメモリセルＣ３０１にはドレイン電流が流
れない。一方、第２及び第３フラッシュメモリセルＣ３
０２及びＣ３０ｎには読出電圧が印加されないので、正
常的な場合、第２及び第３フラッシュメモリセルＣ３０
２及びＣ３０ｎにもドレイン電流が流れない。従って、
ビット線ＢＬによって検出される電流の量は０Ａにな
り、第１フラッシュメモリセルＣ３０１に記憶されたデ
ータは０と判明される。
【００２４】ところが、第２フラッシュメモリセルＣ３
０２が過消去された状態なので、読出電圧が印加されな
くても、第２フラッシュメモリセルＣ３０２にはドレイ
ン電流Ｉが流れてビット線ＢＬによって検出される。従
って、第１フラッシュメモリセルＣ３０１に記憶された
データは「０」であるが、過消去された第２フラッシュ
メモリセルＣ３０２を介して流れるドレイン電流Ｉによ
って第１フラッシュメモリセルＣ３０１に記憶されたデ
ータは「１」と判明されて誤りが発生する。
【００２５】かかる問題点を解決するために、消去動作
後には過消去されたセルのしきい値電圧を目標の電圧ま
で上昇させるために、ポストプログラムを行う。ところ
が、ポストプログラムを行っても、しきい値電圧が目標
の電圧まで上昇せず過消去されたセルが存在するおそれ
があるため、ポストプログラムに対する信頼性が高くな
く、誤動作が発生する可能性は依然として存在する。
【００２６】
【発明が解決しようとする課題】従って、本発明の目的
は、かかる問題点を解決するために消去動作時にしきい
値電圧が減少することにより、前記第１ポリシリコン層
に空乏層が形成されて前記しきい値電圧が目標の電圧に
近くなるほど電子の放出が段々減少し、目標の電圧では
電子の放出が中止されるようにフローティングゲート及
びコントロールゲート用ポリシリコン層に注入される不
純物の種類及び濃度を調節することにより過消去を防止
し、全てのセルのしきい値電圧が目標の電位に分布され
るようにして過消去による素子の誤動作を防止し、消去
動作の信頼性及び電気的特性を向上させることが可能な
フラッシュメモリセルを提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１実施例に係るフラッシュメモリセル
は、半導体基板上に設けられたトンネル酸化膜と、トン
ネル酸化膜上に設けられ、不純物がドープされた第１ポ
リシリコン層と、第１ポリシリコン層上に設けられた誘
電体膜と、誘電体膜上に設けられ、不純物がドープされ
た第２ポリシリコン層と、第１ポリシリコン層の両側の
半導体基板に設けられたソース／ドレインとを含み、消
去動作時にしきい値電圧が減少することにより第１ポリ
シリコン層に空乏層が形成されながら電子の放出が減少
していて、目標の電圧では電子の放出が中止されるよう
に第１ポリシリコン層のドーピング濃度が第２ポリシリ
コン層のドーピング濃度より小さく設定されることを特
徴とする。
【００２８】この際、不純物としてはヒ素またはリンを
使用し、第１ポリシリコン層のドーピング濃度は１.０
Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下で
あり、第２ポリシリコン層のドーピング濃度は２.０Ｅ
２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃｍ３以下であ
ることを特徴とする。
【００２９】一方、本発明の第２実施例に係るフラッシ
ュメモリセルは、半導体基板上に設けられたトンネル酸
化膜と、トンネル酸化膜上に設けられ、不純物がドープ
された第１ポリシリコン層と、第１ポリシリコン層上に
設けられた誘電体膜と、誘電体膜上に設けられ、前記不
純物とは反対のタイプの不純物がドープされた第２ポリ
シリコン層と、第１ポリシリコン層上に設けられたシリ
サイド層と、第１ポリシリコン層の両側の半導体基板に
設けられたソース／ドレインとを含み、消去動作時にし
きい値電圧が減少することにより第１ポリシリコン層に
空乏層が形成されて電子の放出が減少していて、目標の
電圧では電子の放出が中止されるように第１及び第２ポ
リシリコン層にドープされる不純物のタイプが設定され
ることを特徴とする。
【００３０】この際、第１ポリシリコン層にドープされ
る不純物はＮ型不純物であり、第２ポリシリコン層にド
ープされる不純物はＰ型不純物であることを特徴とす
る。
【００３１】ここで、Ｎ型不純物はリンまたはヒ素であ
り、２.０Ｅ２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃｍ
３以下のドーピング濃度を有し、Ｐ型不純物は硼素であ
り、１.０Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ
３以下のドーピング濃度を有することを特徴とする。
【００３２】Ｎ型不純物はリンであり、１.０Ｅ１９／
ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ ３以下のドーピン
グ濃度を有し、Ｐ型不純物は硼素であり、１.０Ｅ１９
／ｃｍ ３以上、且つ１.２Ｅ２０／ｃｍ３以下のドーピ
ング濃度を有することを特徴とする。
【００３３】
【発明の実施の形態】以下、本発明の好適な実施例を添
付図に基づいて説明する。ところが、本発明はこれらの
実施例に限定されるものではなく、様々な変形実施が可
能である。但し、これらの実施例は、本発明の開示を完
全にし、通常の知識を有する者が本発明の範疇を知らせ
るために提供されるものである。図面において、同一の
符号は同一の要素を指す。
【００３４】図４はフローティングゲートのポテンシャ
ルがポジティブ方向に増加することによりフローティン
グゲートに空乏層が発生する状態を説明するための断面
図である。図５はフローティングゲートのドーピング濃
度によるフローティングゲートのポテンシャル特性と、
フローティングゲート及びコントロールゲート間のカッ
プリングキャパシタンス特性を示すためのグラフであ
る。
【００３５】消去動作時にセルのしきい値電圧が低くな
る過程で誘電体膜４０３にかかるカップリング比を減少
させると、フローティングゲート４０２のポテンシャル
がポジティブ方向に増加してトンネル酸化膜４０１にか
かる電気場が減少し、これによりＦＮトンネルによる電
子の移動が抑制されてセルのしきい値電圧が特定の電圧
以下に低くなることを防止することができる。
【００３６】このために、フローティングゲート４０２
及びコントロールゲート４０４にドープされる不純物の
タイプと量を調節する。不純物のタイプと量を調節する
方法をより詳細に説明する。
【００３７】第１実施例として、ソース／ドレイン４０
５ａ及び４０５ｂがＮ型不純物領域からなるフラッシュ
メモリセルに対してフローティングゲート４０２用第１
ポリシリコン層にはＮ型不純物を低濃度で注入し、コン
トロールゲート４０４用第２ポリシリコン層にはＮ型不
純物を高濃度で注入する。この場合、フローティングゲ
ート４０２用第１ポリシリコン層にはヒ素Ａｓまたはリ
ンＰを１.０Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃ
ｍ３以下の濃度でドープする。一方、コントロールゲー
ト４０４用第２ポリシリコン層にはヒ素またはリンを
２.０Ｅ２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃｍ３以
下の濃度でドープする。
【００３８】第２実施例として、ソース／ドレイン４０
５ａ及び４０５ｂがＮ型不純物領域からなるフラッシュ
メモリセルに対してフローティングゲート４０２用第１
ポリシリコン層にはＮ型不純物を高濃度で注入し、コン
トロールゲート４０４用第２ポリシリコン層にはＰ型不
純物を低濃度で注入する。この場合、フローティングゲ
ート４０２用第１ポリシリコン層にはヒ素Ａｓまたはリ
ンＰを２.０Ｅ２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃ
ｍ３以下の濃度でドープする。一方、コントロールゲー
ト４０４用第２ポリシリコン層には硼素Ｂを１.０Ｅ１
９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下の濃度
でドープする。尚、コントロールゲート４０４用第２ポ
リシリコン層上にはシリサイド層が設けられる。
【００３９】第３実施例として、ソース／ドレイン４０
５ａ及び４０５ｂがＮ型不純物領域からなるフラッシュ
メモリセルに対してフローティングゲート４０２用第１
ポリシリコン層にはＮ型不純物を低濃度で注入し、コン
トロールゲート４０４用第２ポリシリコン層にはＰ型不
純物を低濃度で注入する。この場合、フローティングゲ
ート４０２用第１ポリシリコン層にはリンを１.０Ｅ１
９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下の濃度
でドープし、或いはヒ素を１.０Ｅ１９／ｃｍ３以上、
且つ１.０Ｅ２０／ｃｍ３以下の濃度でドープする。一
方、コントロールゲート４０４用第２ポリシリコン層に
は硼素を１.０Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／
ｃｍ３以下の濃度でドープする。
【００４０】前記の条件でフローティングゲート４０２
及びコントロールゲート４０４に不純物をドープした後
消去動作を行うと、消去動作時にセルのしきい値電圧が
低くなる過程で誘電体膜にかかるカップリング比が減少
してフローティングゲート４０２のポテンシャルがポジ
ティブ方向に増加し、これによりトンネル酸化膜にかか
る電気場が減少しながら、ＦＮトンネリングによる電子
の移動が抑制されてセルのしきい値電圧が特定の電圧以
下に低くなることを防止することができる。より詳細に
説明すると、次の通りである。
【００４１】コントロールゲート４０４にネガティブバ
イアスを印加し、半導体基板４００またはソース４０５
ａにポジティブバイアスを印加して消去動作を行う。消
去動作によってしきい値電圧が低くなると、フローティ
ングゲート４０２のポテンシャルがポジティブ方向に増
加することになる。これにより、トランジスタのゲート
下部の基板に空乏層が発生するように、Ｎ型不純物のド
ープされたポリシリコン層からなるフローティングゲー
ト４０２の上部にも空乏層４０２ａが発生する。これに
より、図５に示すように、フローティングゲート４０２
とコントロールゲート４０４間のカップリングキャパシ
タンスが減少する。
【００４２】図６はフローティングゲートのドーピング
濃度によるフローティングゲートのしきい値電圧と消去
時間との関係を示すためのグラフである。
【００４３】図６に示すように、第１実施例においてフ
ローティングゲートにドープされた不純物の濃度が０.
２５Ｅ２０／ｃｍ３〜１.６４Ｅ２０／ｃｍ３の範囲で
ある場合、しきい値電圧が目標の電圧に近くなるほど電
気場が減少しながら、ＦＮトンネル電流が指数関数的に
減少して目標の電圧に収斂されることが分かる。
【００４４】より詳細に説明すると、フローティングゲ
ートに不純物が２.５７Ｅ２０／ｃｍ３の濃度でドープ
された場合には、消去動作が行われる間に連続的にしき
い値電圧が低くなり、０Ｖ以下に低くなって過消去が発
生する。
【００４５】ところが、フローティングゲートに不純物
が０.２５Ｅ２０／ｃｍ３の濃度でドープされた場合に
は、しきい値電圧が低くなって約１.２Ｖになると、電
子の放出が中止されることにより、しきい値電圧がそれ
以上低くならず、約１.２Ｖに収斂することが分かる。
即ち、消去動作時間に関係なく、セルのしきい値電圧は
１.２Ｖになる。
【００４６】一方、フローティングゲートに不純物が
０.７８Ｅ２０／ｃｍ３または１.６４Ｅ２０／ｃｍ３の
濃度でドープされた場合には、不純物が０.２５Ｅ２０
／ｃｍ ３の濃度でドープされた場合よりは、しきい値電
圧がより低い電圧（０.３Ｖ〜０.７Ｖ）で収斂される
が、消去動作が引き続き行われても、しきい値電圧がこ
れ以上低くならず特定の電圧で収斂されることが分か
る。
【００４７】ところが、フローティングゲートの不純物
濃度があまり低い場合には、フローティングゲートに反
転層(Inversion layer)が形成されることもできる。従
って、工程条件によってフローティングゲートのドーピ
ング濃度を空乏層が形成される程度に設定することが重
要である
【００４８】。
【発明の効果】上述したように、本発明は、フローティ
ングゲート及びコントロールゲートにドープされる不純
物のタイプ及び濃度を調節して消去動作時に過消去が発
生することを防止し、しきい値電圧を目標の電圧に収斂
させることにより、過消去による素子の誤り動作を防止
し、消去動作の信頼性及び電気的特性を向上させること
ができる。
【００４９】しかも、消去動作後にポストプログラムを
実施する必要がないので、消去動作時間が減少して回路
の動作速度を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）はプログラム動作及び消去動
作によるフラッシュメモリセルのしきい値電圧変化を示
すグラフである。
【図２】フラッシュメモリセルの構造及びカップリング
キャパシタンスを説明するための図である。
【図３】過消去されたセルによって誤動作が発生する場
合を説明するための回路図である。
【図４】フローティングゲートのポテンシャルがポジテ
ィブ方向に増加することにより、フローティングゲート
に空乏層が発生する状態を説明するための断面図であ
る。
【図５】フローティングゲートのドーピング濃度による
フローティングゲートのポテンシャル特性と、フローテ
ィングゲートとコントロールゲート間のカップリングキ
ャパシタンス特性を示すためのグラフである。
【図６】フローティングゲートのドーピング濃度による
フローティングゲートのしきい値電圧と消去時間との関
係を示すためのグラフである。
【符号の説明】
２００、４００ 半導体基板 ４０１ トンネル酸化膜 ２０１、４０２ フローティングゲート ４０３ 誘電体膜 ２０２、４０２ コントロールゲート ２０３ａ、４０５ａ ソース ２０４ｂ、４０５ｂ ドレイン Ｃ３０１、Ｃ３０２、Ｃ３０ｎ フラッシュメモリセル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP06 EP23 ER14 ER22 ER30 GA17 PR36 5F101 BA01 BB05 BE07 BH09

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられたトンネル酸化
    膜と、 前記トンネル酸化膜上に設けられ、不純物がドープされ
    た第１ポリシリコン層と、 前記第１ポリシリコン層上に設けられた誘電体膜と、 前記誘電体膜上に設けられ、不純物がドープされた第２
    ポリシリコン層と、 前記第１ポリシリコン層の両側の前記半導体基板に設け
    られたソース／ドレインとを含み、 消去動作時にしきい値電圧が減少することにより前記第
    １ポリシリコン層に空乏層が形成されながら電子の放出
    が減少していて、目標の電圧では電子の放出が中止され
    るように前記第１ポリシリコン層のドーピング濃度が前
    記第２ポリシリコン層のドーピング濃度より小さく設定
    されることを特徴とするフラッシュメモリセル。
  2. 【請求項２】 前記不純物はヒ素またはリンであること
    を特徴とする請求項１記載のフラッシュメモリセル。
  3. 【請求項３】 前記第１ポリシリコン層のドーピング濃
    度は、１.０Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃ
    ｍ３以下であることを特徴とする請求項１記載のフラッ
    シュメモリセル。
  4. 【請求項４】 前記第２ポリシリコン層のドーピング濃
    度は、２.０Ｅ２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃ
    ｍ３以下であることを特徴とする請求項１記載のフラッ
    シュメモリセル。
  5. 【請求項５】 半導体基板上に設けられたトンネル酸化
    膜と、 前記トンネル酸化膜上に設けられ、不純物がドープされ
    た第１ポリシリコン層と、 前記第１ポリシリコン層上に設けられた誘電体膜と、 前記誘電体膜上に設けられ、前記不純物とは反対のタイ
    プの不純物がドープされた第２ポリシリコン層と、 前記第２ポリシリコン層上に設けられたシリサイド層
    と、 前記第１ポリシリコン層の両側の前記半導体基板に設け
    られたソース／ドレインとを含み、 消去動作時にしきい値電圧が減少することにより前記第
    １ポリシリコン層に空乏層が形成されて電子の放出が減
    少していて、目標の電圧では電子の放出が中止されるよ
    うに前記第１及び第２ポリシリコン層にドープされる不
    純物のタイプが設定されることを特徴とするフラッシュ
    メモリセル。
  6. 【請求項６】 前記第１ポリシリコン層にドープされる
    不純物はＮ型不純物であり、第２ポリシリコン層にドー
    プされる不純物はＰ型不純物であることを特徴とする請
    求項５記載のフラッシュメモリセル。
  7. 【請求項７】 前記Ｎ型不純物はリンまたはヒ素であ
    り、２.０Ｅ２０／ｃｍ３以上、且つ４.０Ｅ２０／ｃｍ
    ３以下のドーピング濃度を有し、Ｐ型不純物は硼素であ
    り、１.０Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ
    ３以下のドーピング濃度を有することを特徴とする請求
    項６記載のフラッシュメモリセル。
  8. 【請求項８】 前記Ｎ型不純物はリンであり、１.０Ｅ
    １９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下のド
    ーピング濃度を有し、Ｐ型不純物は硼素であり、１.０
    Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下の
    ドーピング濃度を有することを特徴とする請求項６記載
    のフラッシュメモリセル。
  9. 【請求項９】 前記Ｎ型不純物はヒ素であり、１.０Ｅ
    １９／ｃｍ３以上、且つ１.０Ｅ２０／ｃｍ３以下のド
    ーピング濃度を有し、Ｐ型不純物は硼素であり、１.０
    Ｅ１９／ｃｍ３以上、且つ１.２Ｅ２０／ｃｍ３以下の
    ドーピング濃度を有することを特徴とする請求項６記載
    のフラッシュメモリセル。
JP2002367958A 2002-05-17 2002-12-19 フラッシュメモリセル Pending JP2003338567A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2002-0027477A KR100466187B1 (ko) 2002-05-17 2002-05-17 플래시 메모리 셀
KR2002-27477 2002-05-17

Publications (1)

Publication Number Publication Date
JP2003338567A true JP2003338567A (ja) 2003-11-28

Family

ID=29417416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002367958A Pending JP2003338567A (ja) 2002-05-17 2002-12-19 フラッシュメモリセル

Country Status (3)

Country Link
US (1) US20030213991A1 (ja)
JP (1) JP2003338567A (ja)
KR (1) KR100466187B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4671775B2 (ja) * 2004-06-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102001228B1 (ko) 2012-07-12 2019-10-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951082B2 (ja) * 1991-10-24 1999-09-20 株式会社東芝 半導体記憶装置およびその製造方法
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
JPH10256400A (ja) * 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6060360A (en) * 1997-04-14 2000-05-09 Taiwan Semiconductor Manufacturing Company Method of manufacture of P-channel EEprom and flash EEprom devices
KR100407084B1 (ko) * 1997-10-06 2003-11-28 세이코 엡슨 가부시키가이샤 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2000216274A (ja) * 1999-01-26 2000-08-04 Seiko Epson Corp 半導体装置及びその製造方法
KR100358070B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법

Also Published As

Publication number Publication date
KR20030089311A (ko) 2003-11-21
US20030213991A1 (en) 2003-11-20
KR100466187B1 (ko) 2005-01-13

Similar Documents

Publication Publication Date Title
JP5306115B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP3962769B2 (ja) 不揮発性半導体記憶装置およびその書込方法
JP5376414B2 (ja) メモリアレイの操作方法
KR20020092114A (ko) 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법
JPH05258583A (ja) 不揮発性記憶装置の制御方法
JP5300773B2 (ja) 不揮発性半導体記憶装置
JP4907173B2 (ja) 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
TW476144B (en) Non-volatile memory
US8687424B2 (en) NAND flash memory of using common P-well and method of operating the same
JP4694016B2 (ja) フラッシュメモリセルの消去方法
JP2754887B2 (ja) 不揮発性半導体記憶装置及びその書き込み・消去方法
JPH05121755A (ja) 半導体記憶装置およびその製造方法
US20070087503A1 (en) Improving NROM device characteristics using adjusted gate work function
JP4113559B2 (ja) 不揮発性半導体記憶装置およびその書込方法
JP4550206B2 (ja) 不揮発性半導体記憶装置の駆動方法
US7852680B2 (en) Operating method of multi-level memory cell
JP2005197737A (ja) 不揮発性メモリー素子
JP2003338567A (ja) フラッシュメモリセル
JPH1065029A (ja) 不揮発性メモリセルの電気的消去方法
US8097912B2 (en) Systems and methods for self convergence during erase of a non-volatile memory device
JPH09246404A (ja) 不揮発性半導体記憶装置
JP2009021305A (ja) 不揮発性メモリトランジスタ
US20050133853A1 (en) Flash memory cell and method of erasing the same
US20050141274A1 (en) Programming method of flash memory device
JPH05226665A (ja) 半導体記憶装置