KR100642930B1 - 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법 - Google Patents

높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법 Download PDF

Info

Publication number
KR100642930B1
KR100642930B1 KR1020030098361A KR20030098361A KR100642930B1 KR 100642930 B1 KR100642930 B1 KR 100642930B1 KR 1020030098361 A KR1020030098361 A KR 1020030098361A KR 20030098361 A KR20030098361 A KR 20030098361A KR 100642930 B1 KR100642930 B1 KR 100642930B1
Authority
KR
South Korea
Prior art keywords
region
film
depth
layer
trench isolation
Prior art date
Application number
KR1020030098361A
Other languages
English (en)
Other versions
KR20050066877A (ko
Inventor
정성문
김점수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030098361A priority Critical patent/KR100642930B1/ko
Priority to US11/019,299 priority patent/US7183155B2/en
Publication of KR20050066877A publication Critical patent/KR20050066877A/ko
Application granted granted Critical
Publication of KR100642930B1 publication Critical patent/KR100642930B1/ko
Priority to US11/701,484 priority patent/US7439603B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

본 발명의 임베디드 불휘발성 메모리 소자는, 반도체 기판의 소자 분리 영역에 배치된 제1 깊이의 트랜치 아이솔레이션막과, 트랜치 아이솔레이션막 사이에 배치되되 트랜치 아이솔레이션막의 제1 깊이보다 얕은 제2 깊이를 갖는 제1 도전형의 웰 영역과, 웰 영역의 상부 일정 영역에서 채널 영역에 의해 이격되도록 배치되는 제2 도전형의 소스 영역 및 드레인 영역과, 채널 영역 위에 형성되는 산화막/질화막/산화막과, 그리고 산화막/질화막/산화막 위에 형성되는 워드라인 도전막을 구비한다.
불휘발성 메모리, 임베디드 플래시 메모리 소자, SONOS

Description

높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그 제조 방법{Embedded non-volatile memory having high density and method for fabricating the same}
도 1은 여러 가지 불휘발성 메모리 소자들의 셀 크기와 집적도에 따른 칩 크기를 비교하여 나타내 보인 표이다.
도 2는 여러 가지 불휘발성 메모리 소자들의 0.18㎛ 로직 공정 대비 추가되는 마스크막의 수를 비교하여 나타내 보인 표이다.
도 3은 SONOS 구조를 갖는 종래의 임베디드 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다.
도 4는 도 3의 선 Ⅳ-Ⅳ'을 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 3의 선 Ⅴ-Ⅴ'을 따라 절단하여 나타내 보인 단면도이다.
도 6은 SONOS 구조를 갖는 본 발명에 따른 임베디드 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다.
도 7은 도 6의 선 Ⅶ-Ⅶ'을 따라 절단하여 나타내 보인 단면도이다.
도 8은 도 6의 선 Ⅷ-Ⅷ'을 따라 절단하여 나타내 보인 단면도이다.
도 9는 본 발명에 따른 임베디드 불휘발성 메모리 소자의 셀 크기와 집적도에 따른 칩 크기의 향상을 설명하기 위하여 나타내 보인 표이다.
본 발명은 불휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 전원 공급이 중단되더라도 데이터를 잃어버리지 않는 불휘발성 메모리 소자에 대한 개발이 급속도로 진행되고 있다. 이와 같은 불휘발성 메모리 소자의 예로서 싱글 폴리 구조의 EEPROM, 듀얼 폴리 구조의 EEPROM, 적층된 게이트 구조의 플래시 메모리 소자, 분리된 게이트 구조의 플래시 메모리 소자 또는 SONOS 구조의 플래시 메모리 소자 등이 있다. 이와 같은 불휘발성 메모리 소자의 응용 분야 중에서 로직과 메모리가 접목된 임베디드(embedded) 불휘발성 메모리 소자는, 요구되는 집적도 등에 따라 여러 가지 형태의 불휘발성 메모리 소자들을 채용한다.
도 1은 여러 가지 불휘발성 메모리 소자들의 셀 크기와 집적도에 따른 칩 크기를 비교하여 나타내 보인 표이다. 그리고 도 2는 여러 가지 불휘발성 메모리 소자들의 0.18㎛ 로직 공정 대비 추가되는 마스크막의 수를 비교하여 나타내 보인 표이다.
도 1 및 도 2를 참조하면, 가장 공정이 간단한, 즉 0.18㎛ 로직 공정 대비 추가되는 마스크막의 수가 가장 적은 싱글 폴리 구조의 EEPROM의 경우 셀 집적도가 100K 이상에서는 셀 크기 및 칩 크기가 너무 커서 실효성이 없다. 이와 대조적으로 적층된 게이트 구조의 플래시 메모리 소자의 경우 셀 집적도가 1M 이상이 되는 경우 높은 집적도를 나타내는 반면에 그 제조 공정은 매우 복잡하다. 이에 반하여 SONOS 구조의 플래시 메모리 소자는 낮은 집적도에서 비교적 셀 크기도 작으며 그 제조 공정도 또한 간단하다는 것을 알 수 있다.
도 3은 이와 같은 SONOS 구조를 갖는 종래의 임베디드 불휘발성 메모리 소자를 나타내 보인 레이아웃이다. 그리고 도 4 및 도 5는 각각 도 3의 선 Ⅳ-Ⅳ' 및 선 Ⅴ-Ⅴ'을 따라 절단하여 나타내 보인 단면도들이다.
도 3 내지 도 5를 참조하면, 반도체 기판(102)의 상부에는 n형 웰 영역(104)이 배치되고, n형 웰 영역(104)의 상부는 얕은 트랜치 아이솔레이션(STI)막(101)에 의해 액티브 영역이 한정된다. 액티브 영역에는 p형 웰 영역(106)이 배치된다. 얕은 트랜치 아이솔레이션막(101)을 사용하였으므로 p형 웰 영역(106)의 바닥은 얕은 트랜치 아이솔레이션막(101)의 바닥보다 더 하부에 위치한다. p형 웰 영역(106)의 상부 일정 영역에는 각각 상호 이격된 n+형 소스 영역(108), n+형 드레인 영역(110), p+형 컨택 영역(120)이 배치된다.
n+형 소스 영역(108) 및 n+형 드레인 영역(110) 사이는 채널 영역이며, 이 채널 영역 위에는 산화막/질화막/산화막(ONO막)(122)이 배치되고, 그 위에는 워드라인 도전막(124)이 배치된다. ONO막(122)의 하부 산화막은 터널 산화막이고, 질화막은 전하 트랩층이며, 상부 산화막은 절연막이다. n+형 드레인 영역(110)은 제1 컨택 플러그(128)를 통해 제1 금속 전극(126)과 전기적으로 연결된다. p+형 컨택 영역(120)도 제2 컨택 플러그(132)를 통해 제2 금속 전극(130)과 전기적으로 연결된다. 그리고 도면상에 나타내지는 않았지만, n+형 소스 영역(108) 또한 제3 금속 전극과 전기적으로 연결된다.
이와 같은 구조의 SONOS 구조를 갖는 플래시 메모리 소자에 있어서, 단위 셀(C1)의 세로길이는 p형 웰 영역(106)의 바닥폭인 0.6㎛와 트랜치 아이솔레이션막(101)의 폭인 2㎛이 합쳐진 2.6㎛이며, 단위 셀(C1)의 가로길이는 0.81㎛이다. 따라서 단위 셀(C1)의 면적은 2.16㎛2가 된다. 이는 도 1에 도시된 표에 나타낸 바와 같이, 낮은 집적도, 예컨대 10M 미만의 셀 집적도에서는 비교적 셀 크기도 작지만, 그 이상, 즉 10M 이상의 셀 집적도에서는 셀 크기가 커지며, 따라서 경쟁력이 저하된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 제조 공정이 간단하면서도 높은 셀 집적도에서의 셀 크기가 작은 임베디드 불휘발성 메모리 소자를 제공하는 것이다.
본 발명에 이루고자 하는 기술적 과제는, 상기와 같은 임베디드 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 임베디드 불휘발성 메모리 소자는, 반도체 기판의 소자 분리 영역에 배치된 제1 깊이의 트랜치 아이솔레 이션막; 상기 트랜치 아이솔레이션막 사이에 배치되되 상기 제1 깊이보다 얕은 제2 깊이를 갖는 제1 도전형의 웰 영역; 상기 웰 영역의 상부 일정 영역에서 채널 영역에 의해 이격되도록 배치되는 제2 도전형의 소스 영역 및 드레인 영역; 상기 채널 영역 위에 형성되는 산화막/질화막/산화막; 및 상기 산화막/질화막/산화막 위에 형성되는 워드라인 도전막을 구비하는 것을 특징으로 한다.
상기 트랜치 아이솔레이션막의 제1 깊이는 최소 5000Å인 것이 바람직하다.
이 경우 상기 트랜치 아이솔레이션막의 제1 깊이는 8000Å이고, 상기 웰 영역의 제2 깊이는 6000Å인 것이 바람직하다.
상기 산화막/질화막/산화막의 하부 산화막은 터널 산화막이고, 질화막은 전하 트랩층이며, 그리고 상부 산화막은 절연막인 것이 바람직하다.
상기 반도체 기판 내에서 상기 제1 도전형의 웰 영역을 둘러싸는 제2 도전형의 웰 영역을 더 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 임베디드 불휘발성 메모리 소자의 제조 방법은, 반도체 기판의 소자 분리 영역에 제1 깊이를 갖는 트랜치 아이솔레이션막을 형성하는 단계; 상기 트랜치 아이솔레이션막에 의해 한정되는 상기 반도체 기판의 액티브 영역에 제1 도전형의 웰 영역을 형성하되, 상기 웰 영역의 깊이는 상기 제1 깊이보다 얕은 제2 깊이가 되도록 하는 단계; 상기 웰 영역의 상부 일정 영역 위에 산화막/질화막/산화막 및 워드라인 도전막을 형성하는 단계; 및 상기 웰 영역의 상부 일정 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 트랜치 아이솔레이션막의 제1 깊이는 최소 5000Å가 되도록 하는 것이 바람직하다.
이 경우 상기 트랜치 아이솔레이션막의 제1 깊이는 8000Å가 되도록 하고, 상기 웰 영역의 제2 깊이는 6000Å가 되도록 하는 것이 바람직하다.
상기 산화막/질화막/산화막의 하부 산화막은 터널 산화막이고, 질화막은 전하 트랩층이며, 그리고 상부 산화막은 절연막인 것이 바람직하다.
이 경우 상기 터널 산화막은 10-50Å의 두께를 갖도록 형성하고 상기 질화막은 50-160Å의 두께를 갖도록 형성하며, 그리고 상기 절연막은 최대 80Å의 두께를 갖도록 형성하는 것이 바람직하다.
또한 상기 터널 산화막은 열산화 방법을 사용하여 형성하고, 상기 질화막은 화학 기상 증착법을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6은 SONOS 구조를 갖는 본 발명에 따른 임베디드 불휘발성 메모리 소자를 나타내 보인 레이아웃이다. 그리고 도 7 및 도 8은 각각 도 6의 선 Ⅶ-Ⅶ' 및 선 Ⅷ-Ⅷ'을 따라 절단하여 나타내 보인 단면도들이다.
도 6 내지 도 8을 참조하면, 반도체 기판(202)의 상부에는 n형 웰 영역(204)이 배치되고, n형 웰 영역(204)의 상부는 트랜치 아이솔레이션(STI)막(201)에 의해 액티브 영역이 한정된다. 액티브 영역에는 p형 웰 영역(206)이 배치된다. 트랜치 아이솔레이션막(201)의 깊이는 대략 최소 5000Å이다. 바람직하게는 대략 8000Å이 되도록 한다. p형 웰 영역(206)의 깊이는 트랜치 아이솔레이션막(201)의 깊이보다 더 작다. 바람직하게는 대략 6000Å이 되도록 한다.
p형 웰 영역(206)의 상부 일정 영역에는 각각 상호 이격된 n+형 소스 영역(208), n+형 드레인 영역(210), p+형 컨택 영역(220)이 배치된다. n+ 형 소스 영역(208) 및 n+형 드레인 영역(210) 사이는 채널 영역이고, 이 채널 영역 위에는 산화막/질화막/산화막(ONO막)(222)이 배치되며, 그리고 그 위에는 워드라인 도전막(224)이 배치된다. ONO막(222)의 하부 산화막은 터널 산화막으로서 대략 10-50Å의 두께를 가지고, 질화막은 전하 트랩층으로서 대략 10-160Å의 두께를 가지며, 그리고 상부 산화막은 절연막으로서 대략 최대 80Å의 두께를 갖는다. 워드라인 도전막(224)은 폴리실리콘막으로 이루어진다. n+형 드레인 영역(210)은 제1 컨택 플러그(228)를 통해 제1 금속 전극(226)과 전기적으로 연결된다. p+형 컨택 영역(220)도 제2 컨택 플러그(232)를 통해 제2 금속 전극(230)과 전기적으로 연결된다. 그리고 도면상에 나타내지는 않았지만, n+형 소스 영역(208) 또한 제3 금속 전극과 전기적으로 연결된다.
본 발명에 따른 임베디드 불휘발성 메모리 소자와 같이, 깊은 트랜치 아이솔 레이션막(201)의 깊이가 p형 웰 영역(206)의 깊이보다 더 깊도록 하기 위해서는, 종래의 얕은(shallow) 트랜치 아이솔레이션막 대신에 깊은(deep) 트랜치 아이솔레이션막(201)을 사용한다. 이 경우 트랜치 아이솔레이션막(201)의 폭, 즉 p형 웰 영역(206) 사이의 간격이 대략 0.3㎛로 줄어들며, p형 웰 영역(206)의 바닥폭도 또한 대략 0.3㎛로 줄어든다. p형 웰 영역(206)의 바닥폭이 줄어드는 이유는 깊은 트랜치 아이솔레이션막(201)의 측벽이 수직한 프로파일을 가지며, 따라서 p형 웰 영역(206)의 하부에서의 수평 방향으로의 확산이 억제되기 때문에 상부와 하부가 거의 동일한 폭을 가지게 되기 때문이다.
이에 따라 단위 셀(C2)의 세로길이는 p형 웰 영역(206)의 폭인 0.3㎛와 트랜치 아이솔레이션막(201)의 폭인 0.3㎛이 합쳐진 0.6㎛이며, 단위 셀(C2)의 가로길이는 0.81㎛이다. 따라서 단위 셀(C2)의 면적은 0.486㎛2가 된다. 이는 종래의 경우에 비하여 대략 77.5% 정도 집적도가 향상된다는 것을 나타낸다.
도 9는 이와 같은 본 발명에 따른 임베디드 불휘발성 메모리 소자의 셀 크기와 집적도에 따른 칩 크기의 향상을 설명하기 위하여 나타내 보인 표이다.
도 9에 도시된 바와 같이, 본 발명에 따른 임베디드 불휘발성 메모리 소자, 즉 SONOS 구조를 갖는 플래시 메모리 소자의 경우, 종래의 SONOS 구조를 갖는 플래시 메모리 소자의 경우에 비하여 대략 77.5%만큼 집적도가 향상되며, 그 결과 10M 이상의 셀 집적도에서도 작은 칩 크기를 갖게 된다. 특히 100M 이상의 고 집적도에서도 경쟁력을 갖게 된다는 것을 알 수 있다.
본 발명에 따른 임베디드 불휘발성 메모리 소자를 제조하기 위해서는, 먼저 반도체 기판(202)의 소자 분리 영역에 트랜치 아이솔레이션막(201)을 형성한다. 이를 위해서는 먼저 반도체 기판(202) 위에 패드 산화막 및 질화막으로 이루어진 트랜치 식각 마스크막 패턴(미도시)을 형성한다. 다음에 이 트랜치 식각 마스크막 패턴을 이용하여 반도체 기판(202)의 노출 부분을 제거하여 트랜치를 형성한다. 이때 형성되는 트랜치의 깊이는, 대략 최소 5000Å가 되도록 하며, 대략 8000Å이 되도록 하는 것이 바람직하다. 다음에 트랜치 내부를 매립 절연막으로 채우고 통상의 평탄화 공정, 리세스 공정, 트랜치 식각 마스크막 패턴 제거 공정 등을 수행하여 깊은 트랜치 아이솔레이션막(201)을 형성한다.
다음에 전면에 n형 불순물 이온 주입을 하여 n형 웰 영역(204)을 형성하고, 다시 p형 불순물 이온 주입을 하여 p형 웰 영역(206)을 형성한다. 이때 p형 웰 영역의 깊이는 트랜치 아이솔레이션막(201)의 깊이보다 더 작게 하며, 대략 6000Å이 되도록 하는 것이 바람직하다. p형 불순물 이온으로는 BF2이온과 함께 보론(Boron)을 사용한다. 이와 같이 깊은 트랜치 아이솔레이션막(201)을 형성하고, 상대적으로 얕은 깊이의 p형 웰 영역(206)을 형성함으로써 n형 불순물 이온 주입과 p형 불순물 이온 주입을 동일한 이온 주입 마스크막 패턴을 사용하여 수행할 수 있다. 이후 p형 웰 영역(206)의 채널 영역에 문턱전압 조절을 위한 불순물 이온 주입 공정을 수행한다.
다음에 전면에 산화막/질화막/산화막(ONO막)(122)을 형성한다. 하부의 산화 막은 대략 10-50Å 두께로 형성하고, 질화막은 대략 50-160Å의 두께로 형성하고, 상부의 산화막은 최대 80Å의 두께로 형성한다. 하부의 산화막과 질화막은 각각 열산화 공정 및 화학 기상 증착법을 사용하여 형성한다. 다음에 ONO막 위에 워드라인 도전막(124)을 폴리실리콘막을 사용하여 형성한다. 다음에 소정의 마스크막 패턴을 이용한 식각 공정을 수행하여 워드라인 도전막(124) 및 ONO막(122)을 패터닝하여 p형 웰 영역(106)의 일부 표면이 노출되도록 한다. 다음에 통상의 이온 주입 공정을 수행하여 n+형 소스 영역(208), n+형 드레인 영역(210) 및 p+형 컨택 영역(220)을 형성하고, 이어서 통상의 배선 공정을 수행하여 제1 금속 전극(126) 및 제2 금속 전극(130)을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 임베디드 불휘발성 메모리 소자에 따르면, 소자 분리막으로서 깊은 트랜치 아이솔레이션막을 사용하여 p형 웰 영역 사이의 간격을 줄일 수 있으며, 이에 따라 SONOS 구조를 가지면서도 높은 셀 집적도에서 충분히 작은 칩 크기를 갖게 한다는 이점이 제공된다. 또한 본 발명에 따른 임베디드 불휘발성 메모리 소자의 제조 방법에 따르면, p형 웰 영역의 깊이를 트랜치 아이솔레이션막의 깊이보다 얕게 함으로써 n형 웰 영역 및 p형 웰 영역 형성을 위한 불순물 이온 주입을 동일한 이온 주입 마스크막 패턴을 사용하여 수행할 수 있으며, 이에 따라 전체 공정 스텝과 사용되는 마스크막 패턴의 개수를 줄일 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

  1. 반도체 기판의 소자 분리 영역에 배치된 제1 깊이의 트랜치 아이솔레이션막;
    상기 트랜치 아이솔레이션막 사이에 배치되되 상기 제1 깊이보다 얕은 제2 깊이를 갖는 제1 도전형의 웰 영역;
    상기 웰 영역의 상부 일정 영역에서 채널 영역에 의해 이격되도록 배치되는 제2 도전형의 소스 영역 및 드레인 영역;
    상기 채널 영역 위에 형성되어 있는 하부 산화막, 질화막 및 상부 산화막; 및
    상기 하부 산화막, 질화막 및 상부 산화막 위에 형성되는 워드라인 도전막을 구비하며,
    상기 하부 산화막은 터널 산화막이고, 상기 질화막은 전하 트랩층이고, 상기 상부 산화막은 절연막인 것을 특징으로 하는 임베디드 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 트랜치 아이솔레이션막의 제1 깊이는 5000 내지 8000Å 인 것을 특징으로 하는 임베디드 불휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 트랜치 아이솔레이션막의 제1 깊이는 8000Å이고, 상기 웰 영역의 제2 깊이는 6000Å인 것을 특징으로 하는 임베디드 불휘발성 메모리 소자.
  4. 삭제
  5. 제 1항에 있어서,
    상기 반도체 기판 내에서 상기 제1 도전형의 웰 영역을 둘러싸는 제2 도전형의 웰 영역을 더 포함하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자.
  6. 반도체 기판의 소자 분리 영역에 제1 깊이를 갖는 트랜치 아이솔레이션막을 형성하는 단계;
    상기 트랜치 아이솔레이션막에 의해 한정되는 상기 반도체 기판의 액티브 영역에 제1 도전형의 웰 영역을 형성하되, 상기 웰 영역의 깊이는 상기 제1 깊이보다 얕은 제2 깊이가 되도록 하는 단계;
    상기 웰 영역의 상부 일정 영역 위에 터널 산화막인 하부 산화막, 전하 트랩층인 질화막, 절연막인 산화막 및 워드라인 도전막을 형성하는 단계; 및
    상기 웰 영역의 상부 일정 영역에 소스 영역 및 드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 트랜치 아이솔레이션막의 제1 깊이는 5000 내지 8000Å이 되도록 하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 트랜치 아이솔레이션막의 제1 깊이는 8000Å가 되도록 하고, 상기 웰 영역의 제2 깊이는 6000Å가 되도록 하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자의 제조 방법.
  9. 삭제
  10. 제 6항에 있어서,
    상기 터널 산화막은 10-50Å의 두께를 갖도록 형성하고 상기 질화막은 50-160Å의 두께를 갖도록 형성하며, 그리고 상기 절연막은 최대 80Å의 두께를 갖도록 형성하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자의 제조 방법.
  11. 제 6항에 있어서,
    상기 터널 산화막은 열산화 방법을 사용하여 형성하고, 상기 질화막은 화학 기상 증착법을 사용하여 형성하는 것을 특징으로 하는 임베디드 불휘발성 메모리 소자의 제조 방법.
KR1020030098361A 2003-12-27 2003-12-27 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법 KR100642930B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030098361A KR100642930B1 (ko) 2003-12-27 2003-12-27 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법
US11/019,299 US7183155B2 (en) 2003-12-27 2004-12-23 Non-volatile memory device and fabricating method thereof
US11/701,484 US7439603B2 (en) 2003-12-27 2007-02-02 Non-volatile memory device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098361A KR100642930B1 (ko) 2003-12-27 2003-12-27 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법

Publications (2)

Publication Number Publication Date
KR20050066877A KR20050066877A (ko) 2005-06-30
KR100642930B1 true KR100642930B1 (ko) 2006-11-03

Family

ID=34698606

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098361A KR100642930B1 (ko) 2003-12-27 2003-12-27 높은 집적도를 갖는 임베디드 불휘발성 메모리 소자 및 그제조 방법

Country Status (2)

Country Link
US (2) US7183155B2 (ko)
KR (1) KR100642930B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866261B1 (ko) * 2007-06-28 2008-10-31 재단법인서울대학교산학협력재단 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법
TWI427775B (zh) * 2010-11-25 2014-02-21 Macronix Int Co Ltd 半導體積體電路裝置及其製造方法
US8470684B2 (en) 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
US8673737B2 (en) 2011-10-17 2014-03-18 International Business Machines Corporation Array and moat isolation structures and method of manufacture
US8994085B2 (en) 2012-01-06 2015-03-31 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358891A (en) * 1993-06-29 1994-10-25 Intel Corporation Trench isolation with planar topography and method of fabrication
US6486525B1 (en) * 1998-07-14 2002-11-26 Texas Instruments Incorporated Deep trench isolation for reducing soft errors in integrated circuits
US6436030B2 (en) * 2000-01-31 2002-08-20 Om P. Rehil Hiatal hernia repair patch and method for using the same
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6885080B2 (en) * 2002-02-22 2005-04-26 International Business Machines Corporation Deep trench isolation of embedded DRAM for improved latch-up immunity
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell

Also Published As

Publication number Publication date
US7439603B2 (en) 2008-10-21
KR20050066877A (ko) 2005-06-30
US20050139901A1 (en) 2005-06-30
US20070131996A1 (en) 2007-06-14
US7183155B2 (en) 2007-02-27

Similar Documents

Publication Publication Date Title
US7045413B2 (en) Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby
US5534456A (en) Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with sidewall spacers
CN111211134B (zh) 一种3d存储器及其制造方法
US7588983B2 (en) EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same
KR910010167B1 (ko) 스택 캐패시터 dram셀 및 그의 제조방법
KR100649974B1 (ko) 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
JPH08107189A (ja) 絶縁構造を有する半導体装置とその製造方法
US6853028B2 (en) Non-volatile memory device having dummy pattern
US7659179B2 (en) Method of forming transistor using step STI profile in memory device
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US7439603B2 (en) Non-volatile memory device and fabricating method thereof
US7763931B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR20100126953A (ko) 반도체 소자의 레지스터 및 그 형성방법
US9281383B2 (en) Method for fabricating a semiconductor device
KR100952718B1 (ko) 반도체 장치 및 그의 제조 방법
CN111048513B (zh) 浮栅型闪存的制作方法
TWI517365B (zh) 記憶體元件及其製造方法
KR20110001585A (ko) 반도체 소자의 게이트 패턴 및 그 형성방법
KR20030049781A (ko) 플래시 메모리 셀 제조 방법
KR0155829B1 (ko) Nand형 불휘발성 메모리장치 및 그 제조방법
KR20010058136A (ko) 반도체 소자의 제조방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR100195210B1 (ko) 불휘발성 메모리장치의 제조방법
JP2004253474A (ja) 不揮発性半導体記憶装置及びその製造方法
CN114284210A (zh) 半导体器件、制作方法、三维存储器及存储系统

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee