JPS59197164A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59197164A JPS59197164A JP58072376A JP7237683A JPS59197164A JP S59197164 A JPS59197164 A JP S59197164A JP 58072376 A JP58072376 A JP 58072376A JP 7237683 A JP7237683 A JP 7237683A JP S59197164 A JPS59197164 A JP S59197164A
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- Japan
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- semiconductor device
- substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法にかが９、特に正確なホ
トエツチング用の位置合わせ？可能にした半導体装置の
製造方法に関する。
トエツチング用の位置合わせ？可能にした半導体装置の
製造方法に関する。
従来、半導体装置の製造工程においては、各種のホトエ
ツチング工程間の水平方向の位置付わせずｎｔ−小さく
するために、例えば第１図（ｊＬ）（ｂ）（ｅ）に示し
たように、フィールド酸化膜領域形成のための選択酸化
法の薄いシリコン酸化膜２上に形成したシリコン窒化膜
３をバターニングするホトエツチング工程において、ト
ランジスタなどの半導体素子の形成さする活性領域から
離れたところにホトレジスト４により２０μ 口程度の
短形５を形成し、クリコン窒化膜全パターニングして選
択酸化法で酸化することにより、第１図（ｅ）に示され
ているように、選択酸化法による段７ｔ″形成する。
ツチング工程間の水平方向の位置付わせずｎｔ−小さく
するために、例えば第１図（ｊＬ）（ｂ）（ｅ）に示し
たように、フィールド酸化膜領域形成のための選択酸化
法の薄いシリコン酸化膜２上に形成したシリコン窒化膜
３をバターニングするホトエツチング工程において、ト
ランジスタなどの半導体素子の形成さする活性領域から
離れたところにホトレジスト４により２０μ 口程度の
短形５を形成し、クリコン窒化膜全パターニングして選
択酸化法で酸化することにより、第１図（ｅ）に示され
ているように、選択酸化法による段７ｔ″形成する。
この選択酸化法による段７は半導体装置の製造工程を通
して、最終工程まで残るため、フィールド酸化膜形成の
フォトエツチング工程以降のホトエツチング工程でのマ
スクの位置会わせは、前記選択酸化法による段７に付わ
せてぃた。
して、最終工程まで残るため、フィールド酸化膜形成の
フォトエツチング工程以降のホトエツチング工程でのマ
スクの位置会わせは、前記選択酸化法による段７に付わ
せてぃた。
しかしながら、オドレジストをマスクにしてイオン注入
する工程など全製造工程の第１番目に実施した場曾、ホ
トレジストを除去してしまえば基板上にはパターンが残
らないために、後工程の位置合わせ全することはできな
かった。このため、相補型ＭＯ８半導体装置のように半
導体装置の製造工程上第１番目に選択的にイオン注入す
ることが必要な場合には、本来ホトレジスト全パター二
／グして、ホトレジストをマスクにしてイオン注入す几
ばよいのに、位置会わせ用のマークが半導体基板上に残
せないために、ホトレジス）ｔ−マスクにイオン注入す
るのではなく、半導体基板を熱酸化して厚い酸化膜を成
長し、ホトレジスト全マスクにして厚い酸化膜全選択的
に除去し、イオン注入した後、再度半導体基板を熱酸化
することにょシ、選択的にイオン注入パターン全半導体
基板上に段差として形成し、厚い酸化膜を除去し、以降
のホトエツチング工程のマスクの位置会わせを行ってい
た。しかしながら、この方法では、パターニングしたホ
トレジストをマスクにイオン注入するのに比べて、多く
の工程を必要とするばがシが、厚い酸化膜の除去での寸
法精度が悪く、また半導体基板上の段差が小さく後工程
での位置会ゎせが容易でない。
する工程など全製造工程の第１番目に実施した場曾、ホ
トレジストを除去してしまえば基板上にはパターンが残
らないために、後工程の位置合わせ全することはできな
かった。このため、相補型ＭＯ８半導体装置のように半
導体装置の製造工程上第１番目に選択的にイオン注入す
ることが必要な場合には、本来ホトレジスト全パター二
／グして、ホトレジストをマスクにしてイオン注入す几
ばよいのに、位置会わせ用のマークが半導体基板上に残
せないために、ホトレジス）ｔ−マスクにイオン注入す
るのではなく、半導体基板を熱酸化して厚い酸化膜を成
長し、ホトレジスト全マスクにして厚い酸化膜全選択的
に除去し、イオン注入した後、再度半導体基板を熱酸化
することにょシ、選択的にイオン注入パターン全半導体
基板上に段差として形成し、厚い酸化膜を除去し、以降
のホトエツチング工程のマスクの位置会わせを行ってい
た。しかしながら、この方法では、パターニングしたホ
トレジストをマスクにイオン注入するのに比べて、多く
の工程を必要とするばがシが、厚い酸化膜の除去での寸
法精度が悪く、また半導体基板上の段差が小さく後工程
での位置会ゎせが容易でない。
本発明は上記欠点に対処してなさｎたもので、その目的
は見易く、きえにくり、また本製造工程をホトレジスト
のみによるイオン注入などのように基板上に跡が残らな
い工程から適用できるようにした半導体装置の製造方法
を提供するにある。
は見易く、きえにくり、また本製造工程をホトレジスト
のみによるイオン注入などのように基板上に跡が残らな
い工程から適用できるようにした半導体装置の製造方法
を提供するにある。
本発明は、回路素子構成のためのホトエツチング工程と
は別工程で位置合わせ用のバターｙ全半導体基板上に形
成する工程と、前記位置合わせ用のパターンに対して半
導体装置の回路素子構成のためのホトエツチング工程の
位置合わせ全行う工程を有することを特徴とする半導体
装置の製造方法にある。
は別工程で位置合わせ用のバターｙ全半導体基板上に形
成する工程と、前記位置合わせ用のパターンに対して半
導体装置の回路素子構成のためのホトエツチング工程の
位置合わせ全行う工程を有することを特徴とする半導体
装置の製造方法にある。
以下実施例にもとすき本発明の詳細な説明する。第２図
は本発明の一実施例による半導体基板上に位置合わせ用
のパターンを形成した平面図、第３図（ａ）〜（ｆ）は
本発明の一実施例で相補型ＭＯ８半導体装置に適用した
半導体装置の製造方法を示す工程断面図である。まず第
２図に示す位置会わせ用のパター７９ｓｌＯ は第３
図（ＩＬ）〜（Ｃ）の工程によシ形成できる。
は本発明の一実施例による半導体基板上に位置合わせ用
のパターンを形成した平面図、第３図（ａ）〜（ｆ）は
本発明の一実施例で相補型ＭＯ８半導体装置に適用した
半導体装置の製造方法を示す工程断面図である。まず第
２図に示す位置会わせ用のパター７９ｓｌＯ は第３
図（ＩＬ）〜（Ｃ）の工程によシ形成できる。
半導体基板１上にホトレジスト膜１２を形成し、ホトエ
ツチング技術によシ２ｏμｍロ程度の短形パターン１１
を形成し、異方性ドライエツチングによｐＮ型基板１上
に位Ｒｅわせ用の凹みパター７１３を形成する。その後
ホトレジスト１２を除去すｎば２０μｍ口の面積の凹み
を有するパターン１３が形成さｎｌこのパターン１３は
第２図の９，１。
ツチング技術によシ２ｏμｍロ程度の短形パターン１１
を形成し、異方性ドライエツチングによｐＮ型基板１上
に位Ｒｅわせ用の凹みパター７１３を形成する。その後
ホトレジスト１２を除去すｎば２０μｍ口の面積の凹み
を有するパターン１３が形成さｎｌこのパターン１３は
第２図の９，１。
に相当する。なおマーク部であるパターン１３は半導体
装置の活性領域、あるいは配線領域に重ならない位置に
設けるのがよい。
装置の活性領域、あるいは配線領域に重ならない位置に
設けるのがよい。
つづいて、通常の相補型ＭＯ８半導体装置の製造方法と
同じく、第３図（ｄ）に示すごとくまず、Ｐウエル層形
成のため半導体基板１０表面にホトレジスト１４を形成
する。ホトレジストはパターン１３を埋めるが、凹部１
３のパターンは明瞭に確認できる。次にこの確認できる
目合せパターン１３を基準としてガラスマスク１６によ
如露光しＰウェル層形成のための開口を設ける。次いで
第３図（ｅ）に示すとおり開口部を通してボロンイオン
注入１７し、Ｐウエル層１８を形成する。こルまでの工
程は従来はホトレジストマスクにより行なったので次工
程への目脅せは出来なかったが、本実施例では本製造工
程前に目貧せ用のパター／全形成してあるので目合せが
確実に実施できる。
同じく、第３図（ｄ）に示すごとくまず、Ｐウエル層形
成のため半導体基板１０表面にホトレジスト１４を形成
する。ホトレジストはパターン１３を埋めるが、凹部１
３のパターンは明瞭に確認できる。次にこの確認できる
目合せパターン１３を基準としてガラスマスク１６によ
如露光しＰウェル層形成のための開口を設ける。次いで
第３図（ｅ）に示すとおり開口部を通してボロンイオン
注入１７し、Ｐウエル層１８を形成する。こルまでの工
程は従来はホトレジストマスクにより行なったので次工
程への目脅せは出来なかったが、本実施例では本製造工
程前に目貧せ用のパター／全形成してあるので目合せが
確実に実施できる。
次に第３図（ｆ）の断面図に基き相補型ＭＯ８半導体装
置の製造方法を説明する。前記Ｐウェル層１８と位置会
わせ用マークのノリコン基板の凹み１３の形成さルた半
導体基板１主徳成された薄いシリコン酸化膜上でシリコ
ン窒化膜を位置合わせ用マーク１３ｔ−基準としてパタ
ーニングして選択酸化のマスクとして厚いフィールド酸
化膜１９７に形成する。その後シリコン窒化膜ならびに
その下の酸化膜を除去し、薄いゲート酸化膜を形成し、
その上にゲート電極となる多結晶シリコン成長し、位置
合わせ用マークの７リコ／基板の凹み１３を基準として
パター二ノグレ、ゲート電極２０．２１ｔ″形成する。
置の製造方法を説明する。前記Ｐウェル層１８と位置会
わせ用マークのノリコン基板の凹み１３の形成さルた半
導体基板１主徳成された薄いシリコン酸化膜上でシリコ
ン窒化膜を位置合わせ用マーク１３ｔ−基準としてパタ
ーニングして選択酸化のマスクとして厚いフィールド酸
化膜１９７に形成する。その後シリコン窒化膜ならびに
その下の酸化膜を除去し、薄いゲート酸化膜を形成し、
その上にゲート電極となる多結晶シリコン成長し、位置
合わせ用マークの７リコ／基板の凹み１３を基準として
パター二ノグレ、ゲート電極２０．２１ｔ″形成する。
次に位置会わせ用マー、りのシリコン基板の凹み１３を
基準としてＮチャンネルＭＯ８）ランジスタのソース、
ドレイ／領域のイオン注入用ホトレジストマスク全形成
し、す／を高濃度に選択的にイオン注入し、ソース拡散
層２４、ドレイ／拡散層２５を形成する。次に同様に位
置付わせ用マークの７リコン基板の凹み１３を基準とし
てＰチャンネルＭＯ８）ランジスタのソース、ドレイ／
領域形成用のイオン注入用ホトレジストマスクを形成し
、はう素を高濃度に選択的にイオン注入しソース拡散層
２２、ドレイ／拡散層２３に形成する。次に従来技術に
よシ酸化膜２６が形成さ牡、さらにアルミニウム配線２
７が形成さｎて相補型ＭＯ８半導体装置が構成できる。
基準としてＮチャンネルＭＯ８）ランジスタのソース、
ドレイ／領域のイオン注入用ホトレジストマスク全形成
し、す／を高濃度に選択的にイオン注入し、ソース拡散
層２４、ドレイ／拡散層２５を形成する。次に同様に位
置付わせ用マークの７リコン基板の凹み１３を基準とし
てＰチャンネルＭＯ８）ランジスタのソース、ドレイ／
領域形成用のイオン注入用ホトレジストマスクを形成し
、はう素を高濃度に選択的にイオン注入しソース拡散層
２２、ドレイ／拡散層２３に形成する。次に従来技術に
よシ酸化膜２６が形成さ牡、さらにアルミニウム配線２
７が形成さｎて相補型ＭＯ８半導体装置が構成できる。
ソースドレイン領域への開孔、アルミニウム配線のバタ
ー／ユングもすべて位置会わせ用のパターンの凹み１３
を基準にして行うことができる。
ー／ユングもすべて位置会わせ用のパターンの凹み１３
を基準にして行うことができる。
なお、本実施例のバター／は凹みバター／であるため、
工程数が多くても、透過及び凹部の反射によりパターン
の確認が容易に出来るという゛効果がある。
工程数が多くても、透過及び凹部の反射によりパターン
の確認が容易に出来るという゛効果がある。
なお、位置会わせ用のバター／は第２図に示したように
２個の場仕について説明したが、とｎは個数に限定され
るものでなく、また、その形も目的に応じ変災し利用す
ることが出来る。
２個の場仕について説明したが、とｎは個数に限定され
るものでなく、また、その形も目的に応じ変災し利用す
ることが出来る。
また、上記実施例では位置合わせ用のノくター／形成を
、第１番目に行なったが、半導体装置の製造工程の途中
で、そ１１．まで使っていた位置会わせ用のパターンが
、うすくなって見にくくなるような場合でも、本製造工
程とは別に、途中で位置甘わせ用のパターンのみを焼き
つけ、エツチングして見やすいマークを作り、そ庇以降
の位置付わせをすることが可能である。
、第１番目に行なったが、半導体装置の製造工程の途中
で、そ１１．まで使っていた位置会わせ用のパターンが
、うすくなって見にくくなるような場合でも、本製造工
程とは別に、途中で位置甘わせ用のパターンのみを焼き
つけ、エツチングして見やすいマークを作り、そ庇以降
の位置付わせをすることが可能である。
以上詳細に説明したように、本発明は本製造工程とは別
に位置会わせ用のパターンを基板上に焼きつけ、エツチ
ングする工程によシ形成しであるため、み易くて、きえ
に＜＜、また本製造工程に先立ち形成さｎているので、
本製造工程をホトレジストのみによるイオン注入などの
ように、基板上に跡が残らない工程も特別な工程を付加
することもな〈実施することができるという効果がある
。
に位置会わせ用のパターンを基板上に焼きつけ、エツチ
ングする工程によシ形成しであるため、み易くて、きえ
に＜＜、また本製造工程に先立ち形成さｎているので、
本製造工程をホトレジストのみによるイオン注入などの
ように、基板上に跡が残らない工程も特別な工程を付加
することもな〈実施することができるという効果がある
。
第１図（ａ）（ｂ）（Ｃ）は従来の製造方法による位置
合わせ用マークの形成方法金示す工程別断面図、第２図
は本発明の一実施例による位置合わせマークの半導体基
板上の位置を示す平面図、第３図（Ｅ＝）〜（ｆ）は本
発明の一実施例による相補型ＭＯ８半導体装置の製造工
程断面図である。 １・・・・・・半導体基板、２・・・・・・薄いシリコ
ン酸化膜、３・・・・・・シリコン窒化膜、４・・・・
・・ホトレジスト膜、５・・・・・・位置合わせ用マー
クのホトレジストパターン、６・・・・・・フィールド
のシリコン酸化膜、７・・・・・・位置合わせ用マーク
の選択酸化法による段８・・・・・・半導体シリコン基
板、９，１０．１３・・・・・・位置付わせ用マークの
シリコン基板の凹み、１１・・・・・・位置会わせ用マ
ークのホトレジストによるノくターン、１２・・・・・
・ホトレジスト膜、１４・・・・・・本製造工程のホト
レジスト、１５・・・・・・本製造工程の位置合わせの
ためのマスクパターン、１６・・・・・・ガラスマスク
、１７・・・・・・Ｐウェルボロンイオン注入、１８・
・・・・・Ｐウェル拡散層、１９・・・・・・フィール
ド酸化膜、２０゜２１・・・・・・ゲートのポリシリコ
ン、２２． ２３・・・・・・ＰチャンネルＭＯ８）ラ
ンジスタのソース令ドレイ／拡散層、２４，２５・・・
・・・Ｎチャ／ネルＭＯＳトランジスタのソース・ドレ
イン拡散層、２６・・・・・・酸化膜、２７・・・・・
・アルミニウム配線層。 代理人 弁理士 内 原 晋 賽１ 図 卒Ｚ図 条３＠
合わせ用マークの形成方法金示す工程別断面図、第２図
は本発明の一実施例による位置合わせマークの半導体基
板上の位置を示す平面図、第３図（Ｅ＝）〜（ｆ）は本
発明の一実施例による相補型ＭＯ８半導体装置の製造工
程断面図である。 １・・・・・・半導体基板、２・・・・・・薄いシリコ
ン酸化膜、３・・・・・・シリコン窒化膜、４・・・・
・・ホトレジスト膜、５・・・・・・位置合わせ用マー
クのホトレジストパターン、６・・・・・・フィールド
のシリコン酸化膜、７・・・・・・位置合わせ用マーク
の選択酸化法による段８・・・・・・半導体シリコン基
板、９，１０．１３・・・・・・位置付わせ用マークの
シリコン基板の凹み、１１・・・・・・位置会わせ用マ
ークのホトレジストによるノくターン、１２・・・・・
・ホトレジスト膜、１４・・・・・・本製造工程のホト
レジスト、１５・・・・・・本製造工程の位置合わせの
ためのマスクパターン、１６・・・・・・ガラスマスク
、１７・・・・・・Ｐウェルボロンイオン注入、１８・
・・・・・Ｐウェル拡散層、１９・・・・・・フィール
ド酸化膜、２０゜２１・・・・・・ゲートのポリシリコ
ン、２２． ２３・・・・・・ＰチャンネルＭＯ８）ラ
ンジスタのソース令ドレイ／拡散層、２４，２５・・・
・・・Ｎチャ／ネルＭＯＳトランジスタのソース・ドレ
イン拡散層、２６・・・・・・酸化膜、２７・・・・・
・アルミニウム配線層。 代理人 弁理士 内 原 晋 賽１ 図 卒Ｚ図 条３＠
Claims (1)
- （１）回路素子構成のためのホトエツチング工程とは別
工程で位置付わせ用のパターンを半導体基板上に形成す
る工程と、前記位置会わせ用のパターンに対して半導体
装置の回路素子構成のためのホトエツチング工程の位置
合わせを行う工程を有すること全特徴とする半導体装置
の製造方法。 伐）半導体基板に別工程で形成した位置会わせ用のパタ
ーンが凹みパターンであることを特徴とする特許請求の
範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072376A JPS59197164A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072376A JPS59197164A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197164A true JPS59197164A (ja) | 1984-11-08 |
Family
ID=13487515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072376A Pending JPS59197164A (ja) | 1983-04-25 | 1983-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197164A (ja) |
-
1983
- 1983-04-25 JP JP58072376A patent/JPS59197164A/ja active Pending
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