JPS5976422A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5976422A JPS5976422A JP57186861A JP18686182A JPS5976422A JP S5976422 A JPS5976422 A JP S5976422A JP 57186861 A JP57186861 A JP 57186861A JP 18686182 A JP18686182 A JP 18686182A JP S5976422 A JPS5976422 A JP S5976422A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関し、詳しくは、２
回のイオン注入によって０．１〜３μｍ程度ずれた２つ
の不純物拡散領域を形成する方法に関するものである。
回のイオン注入によって０．１〜３μｍ程度ずれた２つ
の不純物拡散領域を形成する方法に関するものである。
半導体装置の製造方法において、第１図の平面図で示す
ように、２回のイオン注入によって０．１〜３μｍずれ
だ２つの不純物拡散領域１および２を形成する場合、従
来は２枚のマスクを用いて２回のマスク合せを経て形成
していた。しだがって、２つの不純物拡散領域相互の合
せずれは、マスク合せ精度に依存し、高い精度が得られ
ず、また、２回のマスク合せが必要であった。
ように、２回のイオン注入によって０．１〜３μｍずれ
だ２つの不純物拡散領域１および２を形成する場合、従
来は２枚のマスクを用いて２回のマスク合せを経て形成
していた。しだがって、２つの不純物拡散領域相互の合
せずれは、マスク合せ精度に依存し、高い精度が得られ
ず、また、２回のマスク合せが必要であった。
この発明は上記の点に鑑みなされたもので、マスク合せ
工程を１回に減らすことができ、しかも２つの不純物拡
散領域を合せ精度よく形成することができる半導体装置
の製造方法を提供することを目的とする。
工程を１回に減らすことができ、しかも２つの不純物拡
散領域を合せ精度よく形成することができる半導体装置
の製造方法を提供することを目的とする。
以下この発明の詳細な説明する。実施例は、この発明を
１トランジスタ・１キヤパシタ型のダイナミックＲＡＭ
に用いた場合について第２図を参照して述べる。
１トランジスタ・１キヤパシタ型のダイナミックＲＡＭ
に用いた場合について第２図を参照して述べる。
第２図（Ａ）において、１１はＰ型シリコン基板（半導
体基板）であシ、まず、このＰ型シリコン基板１１上の
フィールド領域に５０００〜１００００ Ａのフィール
ド酸化膜１２を熱酸化によシ形成する一方、アクティブ
領域にキャパシタとなる第１のり゛−ト酸化膜１３を１
００〜５００人の厚さに熱酸化により形成する。
体基板）であシ、まず、このＰ型シリコン基板１１上の
フィールド領域に５０００〜１００００ Ａのフィール
ド酸化膜１２を熱酸化によシ形成する一方、アクティブ
領域にキャパシタとなる第１のり゛−ト酸化膜１３を１
００〜５００人の厚さに熱酸化により形成する。
次に、キャパシタ部分１０１のみにＰ型不純物をイオン
注入するため、そのキャパシタ部分ＩＱＩに開口部１４
１を有するホトレジストパターン１４をシリコン基＆１
１上にマスクを用いてホトリソグラフィにより形成する
。（第２図（Ｂ）参照）しかる後、ホ：・レジストパタ
ーン１４の開口部１４１から第１のケ゛−ト酸化膜１３
を通してＰ型不純物をシリコン基板１１にイオン注入す
ることにより、Ｐ型不純物拡散領域１５をシリコン基板
１１中に形成する。（第２図（Ｃ）参照）次に、Ｐ型不
純物拡散領域１５よりも０．５〜１．５μｎ】外側には
み出してＮ型不純物拡散領域を形成するため、ホトレジ
ストパターン１４を全体的に所定量だけエツチングし、
その時のサイドエツチングを利用して開口部１４１を０
．５〜１．５μｍ広げる（第２図Ｕ参照）。この際、ホ
トレジストパターン１４のエツチングはホトレジストが
ポジレジストの場合、アルカリ溶液によるウェットエツ
チングや酸素プラズマなどを用いたドライエツチングを
使用できるが、ホトレジスト寸法の制御性の点から平行
平板型のドライエツチング装置を用いるのが望ましい。
注入するため、そのキャパシタ部分ＩＱＩに開口部１４
１を有するホトレジストパターン１４をシリコン基＆１
１上にマスクを用いてホトリソグラフィにより形成する
。（第２図（Ｂ）参照）しかる後、ホ：・レジストパタ
ーン１４の開口部１４１から第１のケ゛−ト酸化膜１３
を通してＰ型不純物をシリコン基板１１にイオン注入す
ることにより、Ｐ型不純物拡散領域１５をシリコン基板
１１中に形成する。（第２図（Ｃ）参照）次に、Ｐ型不
純物拡散領域１５よりも０．５〜１．５μｎ】外側には
み出してＮ型不純物拡散領域を形成するため、ホトレジ
ストパターン１４を全体的に所定量だけエツチングし、
その時のサイドエツチングを利用して開口部１４１を０
．５〜１．５μｍ広げる（第２図Ｕ参照）。この際、ホ
トレジストパターン１４のエツチングはホトレジストが
ポジレジストの場合、アルカリ溶液によるウェットエツ
チングや酸素プラズマなどを用いたドライエツチングを
使用できるが、ホトレジスト寸法の制御性の点から平行
平板型のドライエツチング装置を用いるのが望ましい。
また、残イｒホトレソスト膜厚は、次のイオン注入にお
いて充分なイオン阻止能を有するだけの厚さを確保する
必要がある。
いて充分なイオン阻止能を有するだけの厚さを確保する
必要がある。
しかる後、ホトレジストパターン１４の広げられた開口
部１４１から第１のケ゛−ト酸化膜１３を通してＮ型不
純物をシリコン基板１１にイオン注入することにより、
Ｎ型不純物拡散領域１６をシリコン基板１１中に形成す
る。（第２図（８）参照）次に、ホトレジストパターン
１４を除去した後、ポリシリコンの全面蒸着、そのポリ
シリコンに導電性をもたせるための例えはリン・ヒ素な
どの不純物の拡散、およびホトリングラフィによるポリ
シリコンのパターニングを行うことによシ、導電性ポリ
シリコンからなる第１のケ゛−ト暇＝ｘｒを形成する。
部１４１から第１のケ゛−ト酸化膜１３を通してＮ型不
純物をシリコン基板１１にイオン注入することにより、
Ｎ型不純物拡散領域１６をシリコン基板１１中に形成す
る。（第２図（８）参照）次に、ホトレジストパターン
１４を除去した後、ポリシリコンの全面蒸着、そのポリ
シリコンに導電性をもたせるための例えはリン・ヒ素な
どの不純物の拡散、およびホトリングラフィによるポリ
シリコンのパターニングを行うことによシ、導電性ポリ
シリコンからなる第１のケ゛−ト暇＝ｘｒを形成する。
この第１のケ゛−ト電極１７の形成後、その第１のケ゛
−ト電極１７をマスクとして第１のゲート酸化〃々１３
の不要部分を除去する。（第２図ＣＦ’）参照） 次に、トランファゲートを形成するだめ、まずシリコン
基板１１の露出表面および第１のケ゛−ト電極１７の表
面に第２のケ゛−ト酸化膜１８を熱酸化により３００〜
５００人の厚さに形成し、次にその上に第２のケ゛−ト
電極１９を前記第１のケ゛−ト電極１７を形成したのと
全く同様な方法で形成する。そして、第２のゲート電極
１９の形成後、その第２のケ゛−ト電極１９をマスクと
して第２のケ゛−ト酸化膜Ｊ８の不要部分を除去する。
−ト電極１７をマスクとして第１のゲート酸化〃々１３
の不要部分を除去する。（第２図ＣＦ’）参照） 次に、トランファゲートを形成するだめ、まずシリコン
基板１１の露出表面および第１のケ゛−ト電極１７の表
面に第２のケ゛−ト酸化膜１８を熱酸化により３００〜
５００人の厚さに形成し、次にその上に第２のケ゛−ト
電極１９を前記第１のケ゛−ト電極１７を形成したのと
全く同様な方法で形成する。そして、第２のゲート電極
１９の形成後、その第２のケ゛−ト電極１９をマスクと
して第２のケ゛−ト酸化膜Ｊ８の不要部分を除去する。
その後、シリコン基板１１に拡散層２０ 全イオン注入
などで形成する。（第２図（財）参照） しかる後、公知の技術により、絶ＨＤ’ｐＬ、コンタク
トホール、金属配線および保護用被膜を形成し７半導体
装置を完成させる。
などで形成する。（第２図（財）参照） しかる後、公知の技術により、絶ＨＤ’ｐＬ、コンタク
トホール、金属配線および保護用被膜を形成し７半導体
装置を完成させる。
以上の実施例から明らかなように、この発明の早導体装
置の製造方法では、１回目のイオン注入に用いたレジス
トパターンを全体的に所定量エツチングして、その時の
サイドエツチングによシ開ロ部を広げることによシ、２
回目のイオン注入のだめのレジストパターンを得る。し
たがって、マスク合せ工程を１回に減らすことができる
とともに、２つの不純物拡散領域を合せ精度よく形成す
ることができ、合せ余裕も不要となる。たとえば等倍反
射投影露光装置を用いてマスク合せを行う場合、合ぜ余
裕を１μｍ程度、まだ縮小投影露光装置を用いてマスク
合ぜを行う場合、合せ余裕を０．５μｍ程度見込む必要
があるが、この発明ではこれらの合せ余裕は全く必要な
い。したがって、たとえは上述した実施例において、キ
ャパシタ面積を同一にしてもチップ面積の縮小を実現で
き、コスト低減を図れる。まだ、チップ面積を同一にし
た場合、キャパシタ面積を増大させることができるので
、α線や外部雑音による誤動作を防止することができ、
歩留わ向上を図れる。なお、実施例では、所定の寸法ず
れた位置１り１係にある２つの不純物拡散領域を形成す
る場合について説明したが、エツチングによるレジスト
パターン開口部の広げとイオン注入をくシ返すことによ
シ、所定の寸法ずれた位置関係にある３以上の不純物拡
散領域を形成できる。
置の製造方法では、１回目のイオン注入に用いたレジス
トパターンを全体的に所定量エツチングして、その時の
サイドエツチングによシ開ロ部を広げることによシ、２
回目のイオン注入のだめのレジストパターンを得る。し
たがって、マスク合せ工程を１回に減らすことができる
とともに、２つの不純物拡散領域を合せ精度よく形成す
ることができ、合せ余裕も不要となる。たとえば等倍反
射投影露光装置を用いてマスク合せを行う場合、合ぜ余
裕を１μｍ程度、まだ縮小投影露光装置を用いてマスク
合ぜを行う場合、合せ余裕を０．５μｍ程度見込む必要
があるが、この発明ではこれらの合せ余裕は全く必要な
い。したがって、たとえは上述した実施例において、キ
ャパシタ面積を同一にしてもチップ面積の縮小を実現で
き、コスト低減を図れる。まだ、チップ面積を同一にし
た場合、キャパシタ面積を増大させることができるので
、α線や外部雑音による誤動作を防止することができ、
歩留わ向上を図れる。なお、実施例では、所定の寸法ず
れた位置１り１係にある２つの不純物拡散領域を形成す
る場合について説明したが、エツチングによるレジスト
パターン開口部の広げとイオン注入をくシ返すことによ
シ、所定の寸法ずれた位置関係にある３以上の不純物拡
散領域を形成できる。
第１図は２つの不純物拡散領域の平面的位置関係の一例
を示す図、第２図はこの発明の半導体装置の製造方法の
実施例を示す断面図である。 １１・・・Ｐ型シリコン基板、１４・・・ホトレソスト
パターン、１４１・・・開口部、１５・・Ｐ型不純物拡
散領域、１６・・・Ｎ型不純物拡散領域。 特許出願人 沖電気工業株式会社 第１図 第２図 第２図 ６１５ 手続補正書 昭和５８年５月１８日 特許庁長官着 杉 和 夫殿 １、事件の表示 昭和５７年 特 許 願第 １８６８６１ 号２、発
明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄
を示す図、第２図はこの発明の半導体装置の製造方法の
実施例を示す断面図である。 １１・・・Ｐ型シリコン基板、１４・・・ホトレソスト
パターン、１４１・・・開口部、１５・・Ｐ型不純物拡
散領域、１６・・・Ｎ型不純物拡散領域。 特許出願人 沖電気工業株式会社 第１図 第２図 第２図 ６１５ 手続補正書 昭和５８年５月１８日 特許庁長官着 杉 和 夫殿 １、事件の表示 昭和５７年 特 許 願第 １８６８６１ 号２、発
明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の発明の詳細な説明の欄
Claims (1)
- 所定の開口部を有するレヅストパターンを半導体基板上
に形成する工程と、そのレソストパターンの開口部を介
して半導体基板にイオン注入を行い、第１の不純物拡散
領域を半導体基板に形成する工程と、前記レソストパタ
ーンを全体的に一部エッチングし、その際のサイドエツ
チングによシレソストパターンの開口部を広げる工程と
、レソストパターンの広げられた開口部を介して半導体
基板にイオン注入を行い、第２の不純物拡散領域を半導
体基板に形成する工程とを具備してなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186861A JPS5976422A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186861A JPS5976422A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5976422A true JPS5976422A (ja) | 1984-05-01 |
Family
ID=16195937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57186861A Pending JPS5976422A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4747463A (en) * | 1985-08-30 | 1988-05-31 | Toyota Jidosha Kabushiki Kaisha | Diaphragm actuator mounting on a transfer case |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223263A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Method of manufacturing semiconductor device |
| JPS5694673A (en) * | 1979-12-27 | 1981-07-31 | Hitachi Ltd | Semiconductor junction capacity device and manufacture thereof |
-
1982
- 1982-10-26 JP JP57186861A patent/JPS5976422A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223263A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Method of manufacturing semiconductor device |
| JPS5694673A (en) * | 1979-12-27 | 1981-07-31 | Hitachi Ltd | Semiconductor junction capacity device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4747463A (en) * | 1985-08-30 | 1988-05-31 | Toyota Jidosha Kabushiki Kaisha | Diaphragm actuator mounting on a transfer case |
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