JPH02224268A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02224268A JPH02224268A JP1341849A JP34184989A JPH02224268A JP H02224268 A JPH02224268 A JP H02224268A JP 1341849 A JP1341849 A JP 1341849A JP 34184989 A JP34184989 A JP 34184989A JP H02224268 A JPH02224268 A JP H02224268A
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- Japan
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- type well
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積化を図った半導体装置に関するもので
ある。
ある。
（従来の技術）
第２図に、従来のＰ型およびＮ型のウェルを、その製造
方法により説明するものである。図中、２１はシリコン
基板、２２．２３はシリコン酸化膜、２４．２５はレジ
スト、２６はＮ型ウェル領域、２７はＰ型ウェル領域で
ある。
方法により説明するものである。図中、２１はシリコン
基板、２２．２３はシリコン酸化膜、２４．２５はレジ
スト、２６はＮ型ウェル領域、２７はＰ型ウェル領域で
ある。
第２図（Ａ）は、例えば、Ｎ型導電型を有するシリコン
基板２１にシリコン酸化膜２２を形成したものである。
基板２１にシリコン酸化膜２２を形成したものである。
次に、ホトエッチにより、Ｎ型ウェル領域を形成するた
めの窓をあけ、レジスト２４をマスクとしてＮ型を形成
するための、例えば、燐のイオン２８を注入する。こう
して、第２図（Ｂ）のように、Ｎ型ウェル領域２６を形
成した後、レジスト２４を利殖する。そして、第２図（
Ｃ）のように、再びシリコン酸化膜２３を形成する。
めの窓をあけ、レジスト２４をマスクとしてＮ型を形成
するための、例えば、燐のイオン２８を注入する。こう
して、第２図（Ｂ）のように、Ｎ型ウェル領域２６を形
成した後、レジスト２４を利殖する。そして、第２図（
Ｃ）のように、再びシリコン酸化膜２３を形成する。
その後、ホトエッチによりＰ型ウェル領域を形成するた
めの窓をあけ、レジスト２５をマスクとしてＰ型を形成
するための、例えば、ポロンのイオン２９をイオン注入
する。このようにして、第２図（Ｄ）のようにＰ型ウェ
ル領域２７を形成し、その後、これら領域に注入された
イオンを拡散（ドライブイン）してツインウェルが形成
される。
めの窓をあけ、レジスト２５をマスクとしてＰ型を形成
するための、例えば、ポロンのイオン２９をイオン注入
する。このようにして、第２図（Ｄ）のようにＰ型ウェ
ル領域２７を形成し、その後、これら領域に注入された
イオンを拡散（ドライブイン）してツインウェルが形成
される。
このような従来の製造方法によると、ホトエッチが２回
あるため、Ｐ型およびＮ型ウェル領域を形成する場合、
どうしても、第２図（Ｄ）のようにマスクずれを考慮し
て余裕ｄをもたせて形成しなければならなかった。
あるため、Ｐ型およびＮ型ウェル領域を形成する場合、
どうしても、第２図（Ｄ）のようにマスクずれを考慮し
て余裕ｄをもたせて形成しなければならなかった。
したがって、このようにウェル領域の境界における余裕
ｄのために、高集積化を図るには限度があった。
ｄのために、高集積化を図るには限度があった。
（発明が解決しようとする課題）
本発明は、上述した事情に鑑みてなされたもので、半導
体基板に形成されたウェル領域を高密度化することによ
り、半導体装置の高集積化を図ることを目的とするもの
である。
体基板に形成されたウェル領域を高密度化することによ
り、半導体装置の高集積化を図ることを目的とするもの
である。
（課題を解決するための手段）
本発明は、半導体基板に第１の導電型ウェル領域および
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられ、かつ、該境界
に段差が設けられたことを特徴とするするものである。
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられ、かつ、該境界
に段差が設けられたことを特徴とするするものである。
（作 用）
本発明は、半導体基板に第１の導電型ウェル領域および
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられていることによ
り、ウェルが高密度で形成され、かつ、該境界に設けら
れた段差を、その後の素子形成等のアライメントマーク
に利用して、精度のよい素子形成を行なうことを可能と
して、より高集積化された半導体装置を実現できるもの
である。
第２の導電型ウェル領域を形成した半導体装置において
、前記第１の導電型ウェル領域および第２の導電型ウェ
ル領域とが、その境界が接して設けられていることによ
り、ウェルが高密度で形成され、かつ、該境界に設けら
れた段差を、その後の素子形成等のアライメントマーク
に利用して、精度のよい素子形成を行なうことを可能と
して、より高集積化された半導体装置を実現できるもの
である。
（実施例）
第１図は、本発明の一実施例の半導体装置を、その製造
工程の一例により説明するためのものである。図中、１
はシリコン基板、２，３はシリコン酸化膜、４はシリコ
ン窒化膜、５はレジスト、６はＮ型ウェル領域、７はＰ
型ウェル領域である。
工程の一例により説明するためのものである。図中、１
はシリコン基板、２，３はシリコン酸化膜、４はシリコ
ン窒化膜、５はレジスト、６はＮ型ウェル領域、７はＰ
型ウェル領域である。
第１図（Ａ）は、例えば、Ｎ型導電型を有するシリコン
基板１にシリコン酸化膜２およびシリコン窒化膜４を形
成したものである。
基板１にシリコン酸化膜２およびシリコン窒化膜４を形
成したものである。
次に、ホトエッチにより、Ｎ型ウェルを形成するための
窓をあけ、シリコン窒化膜４およびレジスト５をマスク
としてＮ型を形成するための、例えば、燐のイオン８を
注入する。こうして、第１図（Ｂ）のように、Ｎ型ウェ
ル領域６を形成した後、レジスト５を剥離する。そして
、第１図（Ｃ）のように、選択酸化を行ない、シリコン
酸化膜３を形成する。その後、シリコン窒化膜４をエツ
チングし、さらに、その下のシリコン酸化膜３をエツチ
ングする。シリコン酸化膜のエツチングは、第１図（Ａ
）のシリコン酸化膜２をエツチングする程度に行なう。
窓をあけ、シリコン窒化膜４およびレジスト５をマスク
としてＮ型を形成するための、例えば、燐のイオン８を
注入する。こうして、第１図（Ｂ）のように、Ｎ型ウェ
ル領域６を形成した後、レジスト５を剥離する。そして
、第１図（Ｃ）のように、選択酸化を行ない、シリコン
酸化膜３を形成する。その後、シリコン窒化膜４をエツ
チングし、さらに、その下のシリコン酸化膜３をエツチ
ングする。シリコン酸化膜のエツチングは、第１図（Ａ
）のシリコン酸化膜２をエツチングする程度に行なう。
それにより、Ｎ型ウェル領域６の表面の選択酸化したシ
リコン酸化膜３の大部分が残る。ついで、残されたシリ
コン酸化膜３をマスクとしてＰ型を形成するための、例
えば、ボロンのイオン９をイオン注入する。イオン注入
の深さは、Ｎ型のイオン注入の深さと同程度である。
リコン酸化膜３の大部分が残る。ついで、残されたシリ
コン酸化膜３をマスクとしてＰ型を形成するための、例
えば、ボロンのイオン９をイオン注入する。イオン注入
の深さは、Ｎ型のイオン注入の深さと同程度である。
このようにして、第１図（Ｄ）のようにＰ型ウェル領域
７を形成する。
７を形成する。
Ｎ型ウェル領域６の表面の部分は、選択酸化によってシ
リコン酸化膜に変化しているから、シリコン酸化膜の表
面は、この段階において形成されたＰ型頭域７の表面よ
りｈだけ高くなり、Ｎ型ウェル領域６とＰ型ウェル領域
７との境界には、段差１０が形成されることになる。
リコン酸化膜に変化しているから、シリコン酸化膜の表
面は、この段階において形成されたＰ型頭域７の表面よ
りｈだけ高くなり、Ｎ型ウェル領域６とＰ型ウェル領域
７との境界には、段差１０が形成されることになる。
また、シリコン酸化膜３をエッチオフして第１図（Ｅ）
の状態としても、Ｎ型ウェル領域６の表面は、シリコン
酸化膜に変化しているから、シリコン酸化膜を除去した
Ｎ型ウェル６の表面は、酸化されないＰ型ウェル領域７
の表面よりｈ′だけ低くなり、Ｎ型ウェル領域、６とＰ
型ウェル領域７との境界に段差１１が形成される。
の状態としても、Ｎ型ウェル領域６の表面は、シリコン
酸化膜に変化しているから、シリコン酸化膜を除去した
Ｎ型ウェル６の表面は、酸化されないＰ型ウェル領域７
の表面よりｈ′だけ低くなり、Ｎ型ウェル領域、６とＰ
型ウェル領域７との境界に段差１１が形成される。
（発明の効果）
以上の説明から明らかなように、本発明によれば、半導
体基板に形成されたウェル領域を高密度化することがで
き、また、ウェル領域の境界に形成された段差をアライ
メントマークに利用して、その後の素子形成を精度よく
行なうことが可能となり、半導体装置のより高集積化を
図ることができる効果がある。
体基板に形成されたウェル領域を高密度化することがで
き、また、ウェル領域の境界に形成された段差をアライ
メントマークに利用して、その後の素子形成を精度よく
行なうことが可能となり、半導体装置のより高集積化を
図ることができる効果がある。
第１図は、本発明の半導体装置の一実施例を説明するた
めの工程図、第２図は、従来の半導体装置の一例を説明
するための工程図である。 １・・・シリコン基板、２，３・・・シリコン酸化膜、
４・・・シリコン窒化膜、５・・・レジスト、６・・・
Ｎ型ウェル領域、７・・・Ｐ型ウェル領域。
めの工程図、第２図は、従来の半導体装置の一例を説明
するための工程図である。 １・・・シリコン基板、２，３・・・シリコン酸化膜、
４・・・シリコン窒化膜、５・・・レジスト、６・・・
Ｎ型ウェル領域、７・・・Ｐ型ウェル領域。
Claims (1)
- 半導体基板に第１の導電型ウェル領域および第２の導電
型ウェル領域を形成した半導体装置において、前記第１
の導電型ウェル領域および第２の導電型ウェル領域とが
、その境界が接して設けられ、かつ、該境界に段差が設
けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341849A JP2572653B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341849A JP2572653B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980879A Division JPS5643756A (en) | 1979-09-18 | 1979-09-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224268A true JPH02224268A (ja) | 1990-09-06 |
| JP2572653B2 JP2572653B2 (ja) | 1997-01-16 |
Family
ID=18349229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341849A Expired - Lifetime JP2572653B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572653B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480593B1 (ko) * | 2002-01-04 | 2005-04-06 | 삼성전자주식회사 | 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPS515969A (ja) * | 1974-06-03 | 1976-01-19 | Fairchild Camera Instr Co | |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS54105987A (en) * | 1978-02-07 | 1979-08-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6416018A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
-
1989
- 1989-12-29 JP JP1341849A patent/JP2572653B2/ja not_active Expired - Lifetime
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
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| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| JPS54105987A (en) * | 1978-02-07 | 1979-08-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS6416018A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480593B1 (ko) * | 2002-01-04 | 2005-04-06 | 삼성전자주식회사 | 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2572653B2 (ja) | 1997-01-16 |
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