JPS59119746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59119746A JPS59119746A JP23283682A JP23283682A JPS59119746A JP S59119746 A JPS59119746 A JP S59119746A JP 23283682 A JP23283682 A JP 23283682A JP 23283682 A JP23283682 A JP 23283682A JP S59119746 A JPS59119746 A JP S59119746A
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- JP
- Japan
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- opening
- semiconductor device
- etching
- insulating film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電極配線の接続技術に係る半導体装置の製
造方法に関するものである。
造方法に関するものである。
従来の半導体装置の製造におけるＰＳＧ膜（リンシリケ
ートガラス膜）等の層間絶縁膜のエツチング法としては
、例えばフン化アンモニウム溶液等を用いた等方エツチ
ングが主流であった。
ートガラス膜）等の層間絶縁膜のエツチング法としては
、例えばフン化アンモニウム溶液等を用いた等方エツチ
ングが主流であった。
しかし近年の素子の微細化に伴い、絶縁膜等のエツチン
グ法としては反応性イオンエツチング（ＲＩＥ）等の異
方性エツチングが主流になりつつある。この異方性エツ
チングでは、ウェハの縦方向のエツチング速度を横方向
のエツチング速度に比べて極めて速くすることができる
ため、第１図に示すように半導体基体１１上に形成した
ＰＳＧ膜から成る絶縁膜１２を図示しないエツチングマ
スク下の横方向エツチングが殆んどみられない状態でエ
ツチングできる。
グ法としては反応性イオンエツチング（ＲＩＥ）等の異
方性エツチングが主流になりつつある。この異方性エツ
チングでは、ウェハの縦方向のエツチング速度を横方向
のエツチング速度に比べて極めて速くすることができる
ため、第１図に示すように半導体基体１１上に形成した
ＰＳＧ膜から成る絶縁膜１２を図示しないエツチングマ
スク下の横方向エツチングが殆んどみられない状態でエ
ツチングできる。
しかし、このような異方性エツチングを用いたエツチン
グでは、従来の等方性エツチングには見られなかった問
題点が明らかになった。すなわち異方性エツチングによ
りエツチングされ体層１４を蒸着すると、図に示すよう
に開口部１３の断差部においてアルミニウム導体層Ｉ４
の断線が生じる場合があるという問題である。
グでは、従来の等方性エツチングには見られなかった問
題点が明らかになった。すなわち異方性エツチングによ
りエツチングされ体層１４を蒸着すると、図に示すよう
に開口部１３の断差部においてアルミニウム導体層Ｉ４
の断線が生じる場合があるという問題である。
これはアルミニウムを蒸着する際にアルミニウム粒子が
ウェハ面に対しほぼ垂＠（実際には図で示すようにθ−
６０°〜９０° の幅を持っている）の方向から飛んで
くるため、開口部Ｉ３が狭く深くなると、開口部１３の
縁部により、開口部１３の壁面へのアルミニウム粒子の
付着が阻害されるからである。
ウェハ面に対しほぼ垂＠（実際には図で示すようにθ−
６０°〜９０° の幅を持っている）の方向から飛んで
くるため、開口部Ｉ３が狭く深くなると、開口部１３の
縁部により、開口部１３の壁面へのアルミニウム粒子の
付着が阻害されるからである。
このため、ＲＩＥ法等の異方性エツチングにより開口さ
れたパターン上にアルミニウム等の金属配線層を形成す
る素子では、断差部におけるアルミニウム等の導体層の
被着性 （５ｔｅｐ Ｃｏｖｅｒａｇｅ ）を何らかの形で改善
する必要性が出てきた。
れたパターン上にアルミニウム等の金属配線層を形成す
る素子では、断差部におけるアルミニウム等の導体層の
被着性 （５ｔｅｐ Ｃｏｖｅｒａｇｅ ）を何らかの形で改善
する必要性が出てきた。
この発明は、上記のような点に鑑みなされたもので、素
子の微細化を損うことなく、簡単な工程で、ＲＩＥ法等
の異方性エツチングに工りパターニングされたＰＳＧ膜
等のシリケート膜の開口部の断差を緩和できる半導体装
置の製造方法を提供し、アルミニウム配線層等の断差部
における断線を防止しようとするものである０〔発明の
概要〕 すなわち、この発明に係る半導体装置の製造方法では、
半導体ウエノ・上にＰＳＧ膜等、不純物を含むシリケー
トガラス膜を眉間絶縁膜として形成し、この絶縁膜を微
細なパターンにエツチング可能な異方性エツチングでパ
ターニングした後、不活性ガス（窒素ガス）中で約９０
０℃以上の熱処理を施してから、アルミニウム等の金属
配線層を形成するようにしたもので上記熱処理にエリ絶
縁膜の開口部に緩かなテーパ状傾斜が形成される。
子の微細化を損うことなく、簡単な工程で、ＲＩＥ法等
の異方性エツチングに工りパターニングされたＰＳＧ膜
等のシリケート膜の開口部の断差を緩和できる半導体装
置の製造方法を提供し、アルミニウム配線層等の断差部
における断線を防止しようとするものである０〔発明の
概要〕 すなわち、この発明に係る半導体装置の製造方法では、
半導体ウエノ・上にＰＳＧ膜等、不純物を含むシリケー
トガラス膜を眉間絶縁膜として形成し、この絶縁膜を微
細なパターンにエツチング可能な異方性エツチングでパ
ターニングした後、不活性ガス（窒素ガス）中で約９０
０℃以上の熱処理を施してから、アルミニウム等の金属
配線層を形成するようにしたもので上記熱処理にエリ絶
縁膜の開口部に緩かなテーパ状傾斜が形成される。
以下図面を参照してこの発明の一実施例について説明ｆ
る。まず周知の技術により、第２図（ａ）に示すように
例えばＰ型の半導体基板１１にＮ型拡散層１１ａ等を形
成した後、基板ＩＩ上に図示しない例えば半導体を主成
分とする１次配線や２次配線等を適宜形成する。次いで
この半導体ウェハに、上表面にアルミニウムの導体層が
形成される予定のＰＳＧ膜から成る眉間絶つ、７．オ例
えば、。ＯＯＸ〜１盗。膜厚、形成する。続いて電極取
り出し用のコンタクトホール等′の開口部１３を！：ｉ
応性イオンエツチング等の異方性エツチングにエリ開口
する。この際の開口部１３の断面は急峻なものとなって
いる。
る。まず周知の技術により、第２図（ａ）に示すように
例えばＰ型の半導体基板１１にＮ型拡散層１１ａ等を形
成した後、基板ＩＩ上に図示しない例えば半導体を主成
分とする１次配線や２次配線等を適宜形成する。次いで
この半導体ウェハに、上表面にアルミニウムの導体層が
形成される予定のＰＳＧ膜から成る眉間絶つ、７．オ例
えば、。ＯＯＸ〜１盗。膜厚、形成する。続いて電極取
り出し用のコンタクトホール等′の開口部１３を！：ｉ
応性イオンエツチング等の異方性エツチングにエリ開口
する。この際の開口部１３の断面は急峻なものとなって
いる。
この後、このウェハを窒素雰囲気中で約９００℃、１０
分〜２０分の熱処理を行う。この際に上記ＰＳＧ膜から
成る層間絶縁膜１２が軟化し、ＰＳＧ、＠の表面張力に
従って第２図（ｂ）に示すように開口部１３の断面形状
が緩和され眉間絶縁膜１２の上表面に広がったテーパを
有する形状となる。
分〜２０分の熱処理を行う。この際に上記ＰＳＧ膜から
成る層間絶縁膜１２が軟化し、ＰＳＧ、＠の表面張力に
従って第２図（ｂ）に示すように開口部１３の断面形状
が緩和され眉間絶縁膜１２の上表面に広がったテーパを
有する形状となる。
この後第２図（Ｃ）に示すように、従来と同様にアルミ
ニウムから成る導体層１４を蒸着し、この導体層１４を
所定のパターンにエツチングする０ ここで、このアルミニウムの導体層１．４が被着する開
口部１３は、前記熱処理により縁部が緩やかに曲り、断
面が外に広いテーパ状のものとなっているため、いわゆ
る５ｔｅｐ ｃｏｖｅｒＢｇｅが非常に改善され、アル
ミニウムが略均−な膜厚で開口部１３の面に沿って被着
できる。
ニウムから成る導体層１４を蒸着し、この導体層１４を
所定のパターンにエツチングする０ ここで、このアルミニウムの導体層１．４が被着する開
口部１３は、前記熱処理により縁部が緩やかに曲り、断
面が外に広いテーパ状のものとなっているため、いわゆ
る５ｔｅｐ ｃｏｖｅｒＢｇｅが非常に改善され、アル
ミニウムが略均−な膜厚で開口部１３の面に沿って被着
できる。
また、上記開口部１３の断面形状を改善するための熱処
理は半導体デバイスプロセスにおける各種熱処理のなか
でも低温の熱処理に属し、処理時間も短時間（通常１０
分もあれば充分効果がある）であるため、素子特性等、
ウヱ・・の緒特性には問題となるような悪影響を与えな
い。
理は半導体デバイスプロセスにおける各種熱処理のなか
でも低温の熱処理に属し、処理時間も短時間（通常１０
分もあれば充分効果がある）であるため、素子特性等、
ウヱ・・の緒特性には問題となるような悪影響を与えな
い。
さらに、上記熱処理は不活性の窒素ガス中で行われるた
め、開口部１３からの不純物の拡散等の恐れもない。
め、開口部１３からの不純物の拡散等の恐れもない。
尚、上記実施例では、熱処理を約９００℃で行う場合に
つき述べたが７００℃程度からでも効果があり、゛また
層間絶縁膜もＰＳＧ膜に限らずＰ Ｂ Ｓ Ｇ、膜（リ
ンホウ素シリケートガラス膜）、ＢＳＧＪＪＪ（ホウ素
シリケートガラス膜）等、不純物が導入された低融点の
シリケートガラスであ些ば、上記熱処理により、ＲＩＥ
法等によりパターニングされたエツチング断面を緩やか
なものとすることができる。
つき述べたが７００℃程度からでも効果があり、゛また
層間絶縁膜もＰＳＧ膜に限らずＰ Ｂ Ｓ Ｇ、膜（リ
ンホウ素シリケートガラス膜）、ＢＳＧＪＪＪ（ホウ素
シリケートガラス膜）等、不純物が導入された低融点の
シリケートガラスであ些ば、上記熱処理により、ＲＩＥ
法等によりパターニングされたエツチング断面を緩やか
なものとすることができる。
以上のようにこの発明による半導体装置の製造方法によ
れば、素子の緒特性と素子の微細化とを損うことなく、
簡単な工程によって異方性エツチングによりバターニン
グされた絶縁膜の開口部の断差を緩和することができる
ため、アルミニウムの配線層等の断差部における断線を
防止できる。
れば、素子の緒特性と素子の微細化とを損うことなく、
簡単な工程によって異方性エツチングによりバターニン
グされた絶縁膜の開口部の断差を緩和することができる
ため、アルミニウムの配線層等の断差部における断線を
防止できる。
第１図は従来の製造方法により形成した半導体装置の断
面を示す図、第２図はこの発明の一実施例に係る半導体
装置の製造方法を説明する断面図である０ １１・・・半導体基板、１２・・・層間絶縁膜、１３・
・・開口部、Ｉ４・・・導体層０ 出願人代理人 弁理士 鈴 江 武 彦手続補正書 ；、ρ、２．ＸＳ 昭和７年 月 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−２３２８３６号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６、補正の対象
面を示す図、第２図はこの発明の一実施例に係る半導体
装置の製造方法を説明する断面図である０ １１・・・半導体基板、１２・・・層間絶縁膜、１３・
・・開口部、Ｉ４・・・導体層０ 出願人代理人 弁理士 鈴 江 武 彦手続補正書 ；、ρ、２．ＸＳ 昭和７年 月 日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５７−２３２８３６号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６、補正の対象
Claims (3)
- （１）所定の各領域の形成された半導体ウエノ・上に不
純物を含むシリケートガラス膜から成る絶縁膜を被着す
る工程と、この絶縁膜をパターニングし開口部を形成す
る工程と、上記ウェハを窒素雰囲気中で熱処理し上記絶
縁膜の開口部における縁部をなだらかにする工程と、ウ
ェハ上のこの開口部を含む領域に導電体層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）上記絶縁膜をパターニングする工程においてウェ
ハの垂直方向のエツチング速度が水平方向のエツチング
速度に比らべ極めて速い異方性Ｓ−ッテングを用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）上記熱処理の温度範囲が７００℃〜１０００℃で
あることを特徴とする特許請求の範囲第１項または第２
項いずれか記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23283682A JPS59119746A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23283682A JPS59119746A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119746A true JPS59119746A (ja) | 1984-07-11 |
Family
ID=16945548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23283682A Pending JPS59119746A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743564A (en) * | 1984-12-28 | 1988-05-10 | Kabushiki Kaisha Toshiba | Method for manufacturing a complementary MOS type semiconductor device |
-
1982
- 1982-12-25 JP JP23283682A patent/JPS59119746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743564A (en) * | 1984-12-28 | 1988-05-10 | Kabushiki Kaisha Toshiba | Method for manufacturing a complementary MOS type semiconductor device |
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