JP3021711B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3021711B2 JP3021711B2 JP3041475A JP4147591A JP3021711B2 JP 3021711 B2 JP3021711 B2 JP 3021711B2 JP 3041475 A JP3041475 A JP 3041475A JP 4147591 A JP4147591 A JP 4147591A JP 3021711 B2 JP3021711 B2 JP 3021711B2
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- Japan
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- silicon oxide
- oxide film
- film
- integrated circuit
- semiconductor integrated
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特に層間絶縁膜の形成方法に関する。
法に関し、特に層間絶縁膜の形成方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路の製造方法を図２
に示した断面図を用い工程順に説明すす。
に示した断面図を用い工程順に説明すす。
【０００３】まず図２（Ａ）に示すように、シリコン等
の半導体基板１の表面に拡散層２Ａ，２Ｂやゲート電極
３Ａ，３Ｂ等からなる半導体素子を形成したのち、その
上に燐や硼素等の不純物を含む層間絶縁膜としての酸化
珪素膜５をＣＶＤ法により形成する。この従来例におい
ては、拡散層２Ａとゲート電極３Ａを含む左側の素子は
より疎であり、拡散層２Ｂとゲート電極３Ｂを含む右側
の素子はより密で微細なパターンになっている。このよ
うに実際の半導体集積回路においては密な素子の部分と
疎な素子の部分が混在する。
の半導体基板１の表面に拡散層２Ａ，２Ｂやゲート電極
３Ａ，３Ｂ等からなる半導体素子を形成したのち、その
上に燐や硼素等の不純物を含む層間絶縁膜としての酸化
珪素膜５をＣＶＤ法により形成する。この従来例におい
ては、拡散層２Ａとゲート電極３Ａを含む左側の素子は
より疎であり、拡散層２Ｂとゲート電極３Ｂを含む右側
の素子はより密で微細なパターンになっている。このよ
うに実際の半導体集積回路においては密な素子の部分と
疎な素子の部分が混在する。
【０００４】次に図２（Ｂ）に示すように、不純物を含
む酸化珪素膜５に熱処理を加えると、その表面が平坦化
される。層間絶縁膜しての酸化珪素膜５は同一の不純物
濃度ならば、膜厚が厚い程熱処理後に表面を平坦にする
ことができる。このため酸化珪素膜５を厚めにつけた
後、図２（Ｃ）に示すように弗化水素を含む溶液で全面
エッチングを行い、酸化珪素膜を薄くする、いわゆるエ
ッチバックを行う。これによって層間絶縁膜５を適当な
厚さでかつ平坦にすることができる。
む酸化珪素膜５に熱処理を加えると、その表面が平坦化
される。層間絶縁膜しての酸化珪素膜５は同一の不純物
濃度ならば、膜厚が厚い程熱処理後に表面を平坦にする
ことができる。このため酸化珪素膜５を厚めにつけた
後、図２（Ｃ）に示すように弗化水素を含む溶液で全面
エッチングを行い、酸化珪素膜を薄くする、いわゆるエ
ッチバックを行う。これによって層間絶縁膜５を適当な
厚さでかつ平坦にすることができる。
【０００５】このエッチバックを行う時間でエッチング
量を調整して酸化珪素膜５を所望の厚さにするわけであ
るが、酸化珪素膜５が厚すぎると図２（Ｄ）に示すよう
に、酸化珪素膜５にコンタクト孔７を開孔し、配線材料
であるアルミをスパッタリング法等により被着した場
合、素子の密な部分ではアスペクト比の大きいコンタク
ト孔の径を大きくできないため、アルミ配線８がコンタ
クト孔７の側壁部で非常に薄くなり、断線する可能性が
ある。
量を調整して酸化珪素膜５を所望の厚さにするわけであ
るが、酸化珪素膜５が厚すぎると図２（Ｄ）に示すよう
に、酸化珪素膜５にコンタクト孔７を開孔し、配線材料
であるアルミをスパッタリング法等により被着した場
合、素子の密な部分ではアスペクト比の大きいコンタク
ト孔の径を大きくできないため、アルミ配線８がコンタ
クト孔７の側壁部で非常に薄くなり、断線する可能性が
ある。
【０００６】一方、層間絶縁膜としての酸化珪素膜５を
薄くしすぎると、図２（Ｅ）に示すように、素子の疎な
部分ではゲート電極３Ａの上端の側壁部９の酸化珪素膜
が薄くなり、ゲート電極３Ａの一部が露出してしまうこ
とがある。ゲート電極３Ａが露出してしまうと、ゲート
電極３Ａとアルミ配線８とが短絡し、半導体集積回路は
不良品となる。また仮に、上述のような短絡が起こらな
くとも、アルミ配線８とゲート電極３Ａもしくは半導体
基板上の拡散層２Ａ等との間の電気容量が大きくなり、
半導体集積回路の処理速度が低下してしまう。
薄くしすぎると、図２（Ｅ）に示すように、素子の疎な
部分ではゲート電極３Ａの上端の側壁部９の酸化珪素膜
が薄くなり、ゲート電極３Ａの一部が露出してしまうこ
とがある。ゲート電極３Ａが露出してしまうと、ゲート
電極３Ａとアルミ配線８とが短絡し、半導体集積回路は
不良品となる。また仮に、上述のような短絡が起こらな
くとも、アルミ配線８とゲート電極３Ａもしくは半導体
基板上の拡散層２Ａ等との間の電気容量が大きくなり、
半導体集積回路の処理速度が低下してしまう。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路の製造方法では、素子の疎な部分と密な部分それぞ
れに適した厚さを有する層間絶縁膜を同時に形成するこ
とは難しく、層間絶縁膜の厚さが厚めの場合は、素子が
密な部分でコンタクト孔側壁においてアルミ配線の断面
の恐れが生じる。逆に層間絶縁膜が薄めの場合は、素子
が疎な部分のゲート電極上端の側壁部が露出する恐れが
生じ、かつアルミ配線と層間絶縁膜より下層の導伝体と
の間の容量が大きくなり、半導体集積回路の処理速度が
低下してしまうという問題があった。
回路の製造方法では、素子の疎な部分と密な部分それぞ
れに適した厚さを有する層間絶縁膜を同時に形成するこ
とは難しく、層間絶縁膜の厚さが厚めの場合は、素子が
密な部分でコンタクト孔側壁においてアルミ配線の断面
の恐れが生じる。逆に層間絶縁膜が薄めの場合は、素子
が疎な部分のゲート電極上端の側壁部が露出する恐れが
生じ、かつアルミ配線と層間絶縁膜より下層の導伝体と
の間の容量が大きくなり、半導体集積回路の処理速度が
低下してしまうという問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板上に素子が疎でかつ素子に形
成されるコンタクト孔のアスペクト比が小さい複数の第
１の素子と素子が密でかつ素子に形成されるコンタクト
孔のアスペクト比が大きい複数の第２の素子を形成する
工程と、前記第１及び第２の素子上に燐または硼素の少
くとも一方を含む酸化珪素膜を形成する工程と、前記第
１の素子上の前記酸化珪素膜上にフォトレジスト膜を形
成する工程と、前記フォトレジスト膜をマスクとし前記
第２の素子上の前記酸化珪素膜に燐または硼素をイオン
注入する工程と、マスクとして用いた前記フォトレジス
ト膜を除去したのち熱処理し前記酸化珪素膜を平坦化す
る工程と、平坦化された前記酸化珪素膜の表面をエッチ
ングする工程とを含んで構成される。
の製造方法は、半導体基板上に素子が疎でかつ素子に形
成されるコンタクト孔のアスペクト比が小さい複数の第
１の素子と素子が密でかつ素子に形成されるコンタクト
孔のアスペクト比が大きい複数の第２の素子を形成する
工程と、前記第１及び第２の素子上に燐または硼素の少
くとも一方を含む酸化珪素膜を形成する工程と、前記第
１の素子上の前記酸化珪素膜上にフォトレジスト膜を形
成する工程と、前記フォトレジスト膜をマスクとし前記
第２の素子上の前記酸化珪素膜に燐または硼素をイオン
注入する工程と、マスクとして用いた前記フォトレジス
ト膜を除去したのち熱処理し前記酸化珪素膜を平坦化す
る工程と、平坦化された前記酸化珪素膜の表面をエッチ
ングする工程とを含んで構成される。
【０００９】
【作用】一般に酸化珪素膜に燐を添加すると、弗化水素
酸によるエッチングレートは高くなり、また添加される
燐の濃度が高ければ高い程エッチングレートは高くな
る。一方酸化珪素膜に硼素を添加すると、弗化水素酸に
よるエッチングレートは低くなることが知られている。
また、酸化珪素膜に燐または硼素を添加してゆくと、融
点が低下し、同一温度の熱処理を加えると、燐または硼
素を多く含む酸化珪素膜の方がより平坦な形状になるこ
とも広く知られている。
酸によるエッチングレートは高くなり、また添加される
燐の濃度が高ければ高い程エッチングレートは高くな
る。一方酸化珪素膜に硼素を添加すると、弗化水素酸に
よるエッチングレートは低くなることが知られている。
また、酸化珪素膜に燐または硼素を添加してゆくと、融
点が低下し、同一温度の熱処理を加えると、燐または硼
素を多く含む酸化珪素膜の方がより平坦な形状になるこ
とも広く知られている。
【００１０】本発明では、上述の性質を利用することに
より、半導体集積回路内の集積度，微細度の異る部分の
層間絶縁膜の形状及び膜厚を各所に適したものへと調整
する。
より、半導体集積回路内の集積度，微細度の異る部分の
層間絶縁膜の形状及び膜厚を各所に適したものへと調整
する。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）〜（Ｄ）は本発明の実施例を説明するた
めの半導体チップの断面図である。
る。図１（Ａ）〜（Ｄ）は本発明の実施例を説明するた
めの半導体チップの断面図である。
【００１２】まず図１（Ａ）に示すように、シリコン等
の半導体基板１上に素子分離酸化膜４を形成したのち、
拡散層２Ａ，ゲート電極３Ａ等からなる素子が疎な第１
の素子と、拡散層２Ｂ，ゲート電極３Ａ等からなる素子
が密な第２の素子を形成する。次で全面に燐と硼素を含
む酸化珪素膜５を形成する。
の半導体基板１上に素子分離酸化膜４を形成したのち、
拡散層２Ａ，ゲート電極３Ａ等からなる素子が疎な第１
の素子と、拡散層２Ｂ，ゲート電極３Ａ等からなる素子
が密な第２の素子を形成する。次で全面に燐と硼素を含
む酸化珪素膜５を形成する。
【００１３】次に図１（Ｂ）に示すように、フォトレジ
スト膜６を塗布し、目合せ，露光，現像を行って、素子
の密である第２の素子の部分のフォトレジスト膜のみを
除去する。次にこのフォトレジスト膜６をマスクとし燐
をイオン注入法により添加する。図１（Ｂ）においてハ
ッチングの異る部分が燐イオンを添加した酸化珪素膜５
Ａである。
スト膜６を塗布し、目合せ，露光，現像を行って、素子
の密である第２の素子の部分のフォトレジスト膜のみを
除去する。次にこのフォトレジスト膜６をマスクとし燐
をイオン注入法により添加する。図１（Ｂ）においてハ
ッチングの異る部分が燐イオンを添加した酸化珪素膜５
Ａである。
【００１４】次に図１（Ｃ）に示すように、フォトレジ
スト膜６を除去した後、熱処理を行ない酸化珪素膜を平
坦にする。前述したようにより高濃度の燐を含む素子の
密な第２の素子の部分がより平坦になる。
スト膜６を除去した後、熱処理を行ない酸化珪素膜を平
坦にする。前述したようにより高濃度の燐を含む素子の
密な第２の素子の部分がより平坦になる。
【００１５】次に弗化水素酸等を含む溶液で適宜全面エ
ッチングを行うと、より高濃度の燐を含む素子の密な部
分上の酸化珪素膜５Ａではエッチングレートが大きいた
め、図１（Ｃ）に示したように、酸化珪素膜５Ａは酸化
珪素膜５より薄くなる。
ッチングを行うと、より高濃度の燐を含む素子の密な部
分上の酸化珪素膜５Ａではエッチングレートが大きいた
め、図１（Ｃ）に示したように、酸化珪素膜５Ａは酸化
珪素膜５より薄くなる。
【００１６】次に図１（Ｄ）に示すように、これら酸化
珪素膜５，５Ａをパターニングしコンタクト孔７を形成
する。次にスパッタリング法等により配線材料としての
アルミを被着したのちパターニングし、アルミ配線８を
形成する。
珪素膜５，５Ａをパターニングしコンタクト孔７を形成
する。次にスパッタリング法等により配線材料としての
アルミを被着したのちパターニングし、アルミ配線８を
形成する。
【００１７】このように本実施例によれば、素子上の酸
化珪素膜の厚さを変えているため、素子が疎な第１の素
子部におけるコンタクト孔のアスペクト比と、素子が密
な第２の素子部におけるコンタクト孔のアスペクト比を
ほぼ同一にすることが可能である。
化珪素膜の厚さを変えているため、素子が疎な第１の素
子部におけるコンタクト孔のアスペクト比と、素子が密
な第２の素子部におけるコンタクト孔のアスペクト比を
ほぼ同一にすることが可能である。
【００１８】
【発明の効果】以上説明したように本発明は、酸化珪素
膜からなる層間絶縁膜上の所定の部分にフォトレジスト
からなるマスクを形成し、イオン注入法により燐又は硼
素を注入して熱処理後の層間絶縁膜の表面形状及びエッ
チングレートを変化させ、全面エッチング後の層間絶縁
膜の厚さを素子の密な部分で薄くすることにより、コン
タクト部での配線材料の段差被覆性を改善し、段切れを
防止すると同時に、素子の疎な部分で層間絶縁膜を厚く
残すことにより、ゲート電極等の素子の一部の露出を避
け層間絶縁膜上を走る配線材料と層間絶縁膜下の導伝体
との間に生じる容量を小さく抑え、半導体集積回路の処
理速度の低下を防ぐことができる。
膜からなる層間絶縁膜上の所定の部分にフォトレジスト
からなるマスクを形成し、イオン注入法により燐又は硼
素を注入して熱処理後の層間絶縁膜の表面形状及びエッ
チングレートを変化させ、全面エッチング後の層間絶縁
膜の厚さを素子の密な部分で薄くすることにより、コン
タクト部での配線材料の段差被覆性を改善し、段切れを
防止すると同時に、素子の疎な部分で層間絶縁膜を厚く
残すことにより、ゲート電極等の素子の一部の露出を避
け層間絶縁膜上を走る配線材料と層間絶縁膜下の導伝体
との間に生じる容量を小さく抑え、半導体集積回路の処
理速度の低下を防ぐことができる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体集積回路の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
１ 半導体基板 ２Ａ，２Ｂ 拡散層 ３Ａ，３Ｂ ゲート電極 ４ 素子分離用酸化膜 ５，５Ａ 酸化珪素膜 ６ フォトレジスト膜 ７ コンタクト孔 ８ アルミ配線 ９ 側壁部
Claims (1)
- 【請求項１】 半導体基板上に素子が疎でかつ素子に形
成されるコンタクト孔のアスペクト比が小さい複数の第
１の素子と素子が密でかつ素子に形成されるコンタクト
孔のアスペクト比が大きい複数の第２の素子を形成する
工程と、前記第１及び第２の素子上に燐または硼素の少
くとも一方を含む酸化珪素膜を形成する工程と、前記第
１の素子上の前記酸化珪素膜上にフォトレジスト膜を形
成する工程と、前記フォトレジスト膜をマスクとし前記
第２の素子上の前記酸化珪素膜に燐または硼素をイオン
注入する工程と、マスクとして用いた前記フォトレジス
ト膜を除去したのち熱処理し前記酸化珪素膜を平坦化す
る工程と、平坦化された前記酸化珪素膜の表面をエッチ
ングする工程とを含むことを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041475A JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041475A JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278538A JPH04278538A (ja) | 1992-10-05 |
| JP3021711B2 true JP3021711B2 (ja) | 2000-03-15 |
Family
ID=12609388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041475A Expired - Lifetime JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021711B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4684877B2 (ja) * | 2005-12-16 | 2011-05-18 | 三菱電機株式会社 | 薄膜積層基板、及びその製造方法、並びに表示装置 |
-
1991
- 1991-03-07 JP JP3041475A patent/JP3021711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04278538A (ja) | 1992-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |