KR100258228B1 - 게터링 단계를 갖는 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명의 게터링 단계를 갖는 반도체 장치의 제조방법에 따르면, 소자영역 및 게이트 산화막은 실리콘 기판의 전면상에 형성되며 게이트 전극이 게이트 산화막상에 형성된다. 다음으로, 층간 절연막이 그 전체 표면상에 형성된다. 그후, 다결정 실리콘막이 실리콘 기판의 후면상에 성장된다. 다결정 실리콘막은 기판의 후면과 접촉하도록 증착된다. 그후, 실리콘 기판의 후면에 형성된 다결정 실리콘막이 중금속 오염물을 게터링시킬 수 있도록, 열처리가 기판에 대하여 500 내지 900℃ 의 온도에서 수행된다. 이 게터링 (gettering) 공정후, 상호접속선이 층간 절연막상에 형성된다.
Description
본 발명은 게터링 (gettering) 공정을 갖는 반도체 장치의 제조방법에 관한 것으로, 실리콘 기판에서 중금속 오염물을 효과적으로 제거할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조시, 철 또는 니켈과 같은 중금속 오염물은 기판에 유입되어, 반도체 장치에 반대로 영향을 미치게 되는 기판과 전극사이의 접합에서 누설전류의 증가와 DRAM 의 전하보유부분에 저장된 전하의 감소를 유발시킨다. 그러한 중금속 오염물을 저감하는 공지방법중의 하나는 반도체 장치 제조라인을 청결히 유지함으로써 반도체 장치의 제조동안에 유입되어질 중금속 오염물의 양을 저감시키는 것이다. 그러한 오염물을 저감하기 위하여 제안되어진 또다른 방법은 기판에 유입된 중금속 오염물을 기판으로부터 제거하는 것이 가능한 게터링 단계이다 (일본 특허공개 86-159741호 공보 참조).
도 1의 a) 내지 d) 는 종래 게터링 단계를 갖는 반도체 장치의 제조방법을 단계별로 나타낸 단면도이다. 도 1의 a) 에 나타낸 바와 같이, 먼저, 실리콘 기판 (301) 을 산화시켜, 그 전면 및 후면에 실리콘 산화막 (302a 및 302b) 을 형성한다.
다음으로, 도 1의 b)에 나타낸 바와 같이, 단지 실리콘기판 (301) 의 후면의 실리콘 산화막 (302b) 만이 제거되어 실리콘 기판 (301) 의 후면에 노출된다.
그후, 도 1의 c) 에 나타낸 바와 같이, 게이트 전극용 다결정 실리콘막 (303) 이 실리콘 산화막 (302a) 상에 성장되며, 다결정 실리콘막 (304) 이 표준 반도체 장치 제조에서 일단계로 실리콘 기판 (301) 의 후면상에 성장된다. 다결정 실리콘막 (304) 의 성장은 기판 (301) 에 응력을 가함으로써, 결정결함이 기판 (301) 에서 발생되게 된다.
그후, 도 1의 d) 에 나타낸 바와 같이, 인과 같은 불순물 (305) 이 게이트 전극용 다결정 실리콘막 (303) 에 도입되어 이 다결정 실리콘막 (303) 에 도전성을 부여하며, 또한 다결정 실리콘막 (304) 에도 유입된다. 이후, 다결정 실리콘막 (304) 에 유입된 불순물은 다결정 실리콘막 (304) 으로부터 기판 (301) 으로 확산된다. 그 결과, SiP 등이 기판 (301) 에서 발생되어, 기판 (301) 의 변형을 유발시킨다. 그후, 기판 (301) 은 표준 반도체 장치 제조에서 일단계로 열처리를 받는다.
상술한 공정은 결정결함 및 변경 뿐만아니라 다결정 실리콘막 (304) 에 기판에 존재하는 몰리브데늄 또는 텅스텐과 같은 중금속이 포획되어질 수 있도록 할 수 있다.
그러나, 반도체 장치가 상술한 제조방법에 의해 제조될 때에도, 하기와 같은 이유로 기판 (301) 으로부터 중금속 오염물을 충분히 게터링시키는 것이 불가능하다. 최근 반도체 장치의 고집적화 및 소형화에 따라, 실리콘 기판 (301) 상의 실리콘 산화막 (302a) 의 전면상에 형성된 게이트 전극용 다결정 실리콘막 (303) 이 더욱 얇아지고 있다. 따라서 기판 (301) 의 후면에 형성된 다결정 실리콘막 (304) 이 더욱 얇아짐으로써 기판 (301) 에 가해지는 응력을 저감시킨다. 그 결과, 기판 (301) 에 형성된 결정결함의 양이 감소되어, 게터링 효과가 저감되게 된다.
종래 제조방법은 다결정 실리콘막 (304) 에 의해 중금속 오염물을 게터링하는 효과를 저감시킨다. 이는 다결정 실리콘막 (304) 이 박막이기 때문에, 다결정 실리콘막 (304) 에서의 인과 같은 불순물의 확산이 다결정 실리콘막 (304) 의 결정입계의 양을 감소시킨다. 또한, 종래 제조방법에 따르면, 중금속 오염물을 게터링하기 위한 열처리는 반도체 장치의 제조시에 표준적으로 수행되는 열처리이다. 그러나, 이 열처리는 여러번 수행됨으로써, 중금속 오염물이 단일 열처리로 기판 (301) 에 포획되어지더라도, 포획된 중금속 오염물이 후속 열처리에서 다시 해방될 수도 있다. 상술한 설명으로부터 명백히 알수 있는 바와 같이, 종래 제조방법을 이용한 것은 기판 (301) 으로부터 중금속 오염물을 충분히 제거할 수가 없다.
따라서, 본 발명의 목적은 기판에 존재하는 중금속 오염물을 게터링시키는 효과를 향상시켜 제조된 반도체 장치의 동작특성을 향상시킬 수 있는 게터링 단계를 갖는 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명에 따른 게터링 단계를 갖는 반도체 장치 제조방법은 제 1 표면에 대향하는 제 2 표면을 갖는 반도체 기판의 제 1 표면상에 절연막을 형성하는 단계를 포함한다. 다음으로, 제 1 다결정 실리콘막이 반도체 기판의 제 2 표면상에 형성된다. 제 1 다결정 실리콘막은 제 2 표면과 접촉한다. 이후, 반도체 기판은 열처리를 받는다. 이 단계는 반도체 기판의 중금속 오염물이 제 1 다결정 실리콘막으로 게터링되어지도록 하는 것을 가능케 한다. 이후, 상호접속선이 반도체 기판의 제 1 표면상에 형성된다.
절연막은 층간 절연막일 수도 있다. 본 발명을 구현하는 반도체 장치를 제조하는 방법은 제 1 다결정 실리콘막을 형성하는 단계와 동시에 절연막상에 제 2 다결정 실리콘막을 형성하는 단계를 가질 수도 있다. 이 경우에, 반도체 장치를 제조하는 방법은 반도체 기판에 대한 열처리를 수행하는 단계전에 제 2 다결정 실리콘막을 제거하는 단계를 가질 수도 있다. 이 제 2 다결정 실리콘막은 반도체 기판에 대한 열처리를 수행하는 단계후에 제거될 수도 있다. 또한, 절연막의 표면은 제 2 다결정 실리콘막을 제거하는 단계와 동시에 평탄화되어지도록 에칭될 수도 있다.
또한, 본 발명에 따른 반도체 장치를 제조하는 방법은 반도체 기판에 대한 열처리를 수행하는 단계와 상호접속선을 형성하는 단계의 사이에 제 1 다결정 실리콘막을 제거하는 단계를 가질 수도 있다. 더욱이, 제 1 다결정 실리콘막은 0.2 내지 1.0㎛ 의 두께를 가질 수 있다. 게다가, 반도체 기판은 500 내지 900℃ 의 온도에서 열처리를 받을 수 있다.
본 발명에 따르면, 제 1 다결정 실리콘막이 반도체 기판의 제 2 표면상에서 성장된 후, 열처리를 받아, 기판에서의 중금속 오염물이 확산되며 이 중금속 오염물이 제 1 다결정 실리콘막에서 게터링된다. 본 발명에서, 제 1 다결정 실리콘막이 반도체 기판의 제 1 표면상에 게이트 전극 등을 형성하는 단계와는 달리 반도체 기판의 제 2 표면상에 형성되기 때문에, 제 1 다결정 실리콘막의 두께가 게이트 전극 등에 의존하지 않게 된다. 그러므로, 제 1 다결정 실리콘막은 종래 제조방법에 비해 중금속 오염물을 게터링하는 효과를 향상시키기 위하여 원하는 두께로 형성될 수 있다.
본 발명에 따르면, 제 1 다결정 실리콘막은 상호접속선의 형성전에 형성된 후, 게터링을 위한 열처리를 받는다. 상호접속선을 형성하는 통상의 단계 후에 고온 열처리가 없기 때문에, 게터링 열처리 후에 기판에 대한 부가적인 열처리가 수행되지 않는다. 따라서, 제 1 다결정 실리콘막에 포획된 중금속 오염물이 다시 해방되어지는 것을 방지하는 것이 가능하게 된다.
도 1의 a) 내지 d) 는 종래의 게터링 (gettering) 단계를 갖는 반도체 장치를 제조하는 방법을 단계별로 나타낸 단면도.
도 2의 a) 내지 d) 는 본 발명의 실시예 1 에 따른 반도체 장치를 제조하는 방법을 단계별로 나타낸 단면도.
도 3의 a) 내지 d) 는 본 발명의 실시예 2 에 따른 반도체 장치를 제조하는 방법을 단계별로 나타낸 단면도.
※ 도면의 주요부분에 대한 부호의 설명
101, 201 : 반도체 기판 102, 202 : 소자 분리영역
103, 203 : 게이트 산화막 104, 204 : 게이트 전극
105, 205 : 측벽 절연막 106, 206 : 층간 절연막
107, 207 : 제 1 다결정 실리콘막 108 : 제 2 다결정 실리콘막
109, 209 : 제 1 상호접속선 110, 210 : 층간 절연막
111, 211 : 제 2 상호접속선 112, 212 : 도전막
113, 213 : 도전막
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 도 2의 a) 내지 d) 는 본 발명의 실시예 1 에 따른 반도체 장치를 제조하는 방법을 단계별로 나타낸 단면도이다. 먼저, 도 2의 a) 에 나타낸 바와 같이, 소자 분리영역 (102) 은 통상의 반도체 장치의 제조방법을 이용하여 LOCOS법에 의해 실리콘 기판 (반도체 기판) (101) 의 전면 (제 1 표면) 에 선택적으로 형성된다. 그후, 게이트 산화막 (103) 이, 실리콘 기판 (101) 의 전면을 산화시켜, 소자 분리영역 (102) 에 의해 한정된 소자영역의 표면상에 8nm 의 두께로 성장된다.
다음으로, 다결정 실리콘막 (미도시됨) 이 게이트 산화막 (103) 상에 30nm 의 두께로 형성되며, 다결정 실리콘막이 사진인쇄술 및 건식 식각에 의해 패턴됨으로써, 게이트 전극 (104) 이 형성된다. 그후, 측벽 절연막 (105) 이 게이트 전극 (104) 의 측벽상에 형성된다. 이후, 층간 절연막 (절연체막) (106) 이 그 전체 표면상에 형성된다. 이 층간 절연막 (106) 은 상호접속선의 형성전에 형성되는 절연체막임을 주의하여야 한다.
그후, 도 2의 b) 에 나타낸 바와 같이, 다결정 실리콘막 (108 및 107) 이 충간 절연막 (106) 과 실리콘 기판 (101) 의 후면 (제 2 표면) 상에 화학기상증착법에 의해 각각 형성된다. 실리콘 기판 (101) 의 후면상에 형성된 다결정 실리콘막 (제 1 다결정 실리콘막) (107) 은 기판 (101) 의 후면과 접촉되어지도록 증착된다. 다결정 실리콘막 (107 및 108) 의 두께는 그들 막의 응력이 실리콘 기판을 변형시키지 않고 후속단계에 영향을 미치지 않는 한 특히 한정되지 않는다. 그러나, 게터링 효과의 관점으로 볼때, 다결정 실리콘막 (107 및 108) 의 두께는 0.2 내지 1㎛ 의 범위가 바람직하다.
그후, 도 2 의 c) 에 나타낸 바와 같이, 단지 층간 절연막 (108) 상의 다결정 실리콘막 (제 2 다결정 실리콘막) (108) 만이 제거된다. 예를들어, 다결정 실리콘막 (108) 은 CMP (Chemical Mechanical Polishing) 로 제거될 수도 있다. CMP 는 층간 절연막 (106) 을 평탄화시키기 위하여 수행되는 통상의 단계이다. 따라서, 층간 절연막 (106) 을 평탄화시키는 단계에서, 다결정 실리콘막용 용액의 사용으로 다결정 실리콘막 (108) 의 제거와 층간 절연막 (106) 의 평탄화가 동시에 수행하는 것을 가능케 한다. 다결정 실리콘막 (108) 을 제거하는데 특별한 단계가 불필요하다. 다결정 실리콘막 (108) 은 건식 에칭에 의해 에칭될 수 있다.
그후, 실리콘 기판 (101) 의 후면상에 형성된 다결정 실리콘막 (107) 에 중금속 오염물을 게터링시키기 위하여, 열처리가 이 다결정 실리콘막 (107) 에 대하여 수행된다. 이 열처리는 500 내지 900 ℃ 의 온도에서 수행되며, 열처리는 실리콘 기판에서의 중금속 오염물의 확산거리를 고려하여 최하 열처리 온도보다 더 높은 온도에서 수행되어야 한다. 예들들어, 철을 게터링하기 위하여는, 900℃ 의 실리콘 기판에서 철의 확산계수가 대략 2×10-6(cm2/sec) 이므로, 철은 10분간의 열처리에 의해 실리콘 기판 (101) 의 후면상에 다결정 실리콘막 (107) 에 충분하게 게터링될 수 있다.
상술한 게터링 공정후, 상호접속선이 도 2의 d) 에 나타낸 바와 같이 형성된다. 좀더 자세히 설명하면, 층간 절연막 (106) 의 전면에서 실리콘 기판 (101) 의 전면에 이르는 관통홀이 형성된 후, 도전막 (112) 으로 메몰된다. 그후, 제 1 상호접속선 (109) 이 도전막 (112) 과 접촉하는 위치에서 층간 절연막 (106) 상에 선택적으로 형성된다. 이는 실리콘 기판 (101) 의 소자영역이 그 관통홀을 통하여 제 1 상호접속선 (109) 에 전기적으로 접속되도록 한다. 다층 상호접속선이 필요한 경우에는, 층간 절연막 (110) 은 최종 구조물의 전면상에 형성되며, 관통홀이 이 층간 절연막 (110) 에서 제 1 상호접속선 (109) 에 이르도록 선택적으로 형성된다. 그후, 이 관통홀은 도전막 (113) 으로 메몰된다. 이후, 제 2 상호접속선 (111) 이 도전막 (113) 과 접속되는 위치에서 층간 절연막 (110) 상에 선택적으로 형성된다. 이는 제 1 상호접속선 (109) 및 제 2 상호접속선 (110) 이 관통홀을 통하여 전기적으로 접속되어지도록 한다.
상술한 제조단계를 갖는 실시예 1 에 따르면, 다결정 실리콘막 (107) 은 실리콘 기판 (101) 의 후면상에 성장되며, 기판 (101) 의 중금속 오염물을 확산시키기 위하여 열처리시킴으로써, 다결정 실리콘막 (107) 에서 중금속 오염물이 게터링하는 것을 가능케 한다. 이 게터링 방법에 따르면 게터링 효과가 다결정 실리콘막 (107) 의 결정입계 (grain boundaries) 의 양에 의존하므로, 실리콘 기판 (101) 의 후면상에 다수의 결정입계를 갖는 다결정 실리콘막을 형성하는 것이 바람직하다.
다결정 실리콘막 (107) 을 더 두껍게 할수록, 결정입계의 양이 더 커지게 된다. 이 실시예에 따르면, 실리콘 기판 (101) 의 후면상에 형성되어질 다결정 실리콘막 (107) 의 두께는 게이트 전극 등의 두께에 의존하지 않아, 다결정 실리콘막 (107) 이 원하는 두께로 형성되어질 수 있다. 이는 다결정 실리콘막 (108) 이 실리콘 기판 (101) 의 전면상에 형성되는 경우에도, 이 막 (108) 만이 에칭이나 CMP 에 의해 제거될 수 있기 때문이다. 따라서, 이 실시예에 따르면, 다결정 실리콘막 (107) 을 원하는 두께로 형성시킴으로써, 중금속 오염물을 게터링하는 효과를 향상시킨다.
CMP 에 의해 다결정 실리콘막 (108) 의 제거는 층간절연막 (106) 의 평판화와 다결정 실리콘막 (108) 의 제거가 동시에 수행되도록 하기 때문에, 다결정 실리콘막 (108) 을 제거하는 특정한 단계가 불필요하다.
일반적으로, 다결정 실리콘막에서의 결정은 다결정 실리콘막의 성장 직후에 가장 작으므로, 다수의 결정입계가 다결정 실리콘막에 존재한다. 열처리와 같은 공정은 다결정 실리콘막의 재결정화를 유발함으로써, 결정입계를 저감시킨다. 결정입계의 감소는 경계에 포획된 중금속 오염물을 해방시켜, 후속단계에서 게터링 효과를 손상시킨다.
이 실시예에 따르면, 다결정 실리콘막 (107) 은 제 1 상호접속선 (109) 을 형성하는 단계 직전에 형성되며, 게터링을 위한 열처리를 받는다. 통상의 반도체 장치의 제조방법에서 상호접속선을 형성하는 단계의 후에 고온 열처리가 없으므로, 게터링 열처리 후에 기판 (101) 에 대한 부가적인 열처리가 수행되지 않는다. 따라서, 포획된 중금속 오염물이 다시 해방되어지는 것을 방지하는 것이 가능하다. 반도체 장치를 제조하는데 이 실시예의 방법을 이용함으로써, 그 장치의 동작특성을 향상시킬 수 있다.
층간 절연막 (106) 에서 관통홀의 규정이 기판에 대한 열처리가 요구되어지더라도, 특별히 다결정 실리콘막 (107) 에 대한 열처리를 수행하는 단계를 제공할 필요가 없다.
도 3의 a) 내지 d) 는 본 발명의 실시예 2 에 따른 반도체 장치를 제조하는 방법을 단계별로 나타낸 단면도이다. 도 3의 a)에 나타낸 바와 같이, 먼저, 실시예 1 에 따라 소자 분리영역 (202) 이 실리콘 기판 (반도체 기판) (201) 의 전면상에 선택적으로 형성된다. 그후, 게이트 산화막 (203) 이 소자 분리영역 (202) 에 의해 한정된 소자영역의 표면상에 성장된다. 다음으로, 게이트 전극 (204) 이 그 게이트 산화막 (203) 상에 선택적으로 형성된다. 그후, 측벽 절연막 (205) 이 게이트 전극 (204) 의 측벽상에 형성된다. 그후, 층간 절연막 (절연막) (206) 이 그 전체 표면상에 형성된다.
그후, 실리콘 기판 (201) 과 직접 접촉하는 다결정 실리콘막 (제 1 다결정 실리콘막) (207) 이 도 3의 b) 에 나타낸 바와 같이 실리콘 기판 (201) 의 후면 (제 2 표면) 상에만 형성된다. 이후, 이 다결정 실리콘막 (207) 은 기판 (201) 에 존재하는 중금속 오염물이 다결정 실리콘막 (207) 에서 게터링되도록 열처리를 받는다.
그후, 상호접속선이 아래에 자세히 설명된 바와 같이, 층간 절연막 (206) 상에 형성된다. 도 3 의 c) 에 나타낸 바와 같이, 층간 절연막 (206) 의 전면은 평탄화된다.
다음으로, 도 3 의 d) 에 나타낸 바와 같이 층간 절연막 (206) 의 전면으로부터 실리콘 기판 (201) 의 전면에 이르는 관통홀이 형성된 후, 도전막 (212) 으로 메몰된다. 그후, 제 1 상호접속선 (209) 이 층간 절연막 (206) 상의 도전막 (212) 에 접촉하는 위치에서 선택적으로 형성된다. 이는 실리콘 기판 (201) 의 소자영역이 관통홀을 통하여 제 1 상호접속선 (209) 에 선택적으로 접속되어지도록 한다. 다층 상호접속선을 형성하는 것이 필요한 경우에는, 층간 절연막 (210) 이 최종 제조된 구조물의 전면상에 형성되며, 관통홀이 이 층간 절연막 (210) 의 전면으로부터 제 1 상호접속선 (209) 에 이르도록 선택적으로 형성된다. 그후, 이 관통홀은 도전막 (213) 으로 메몰된다. 그후, 제 2 상호접속선 (211) 이 층간 절연막 (210) 상의 도전막에 접촉하는 위치에서 선택적으로 형성된다. 이는 제 1 상호접속선 (209) 과 제 2 상호접속선 (211) 이 관통홀을 통하여 전기적으로 접속되어지도록 한다.
상술한 제조단계를 갖는 실시예 2 에 따르면, 다결정 실리콘막 (207) 은 실리콘 기판 (201) 의 후면상에 원하는 두께로 형성될 수 있어, 중금속 오염물을 게터링하는 효과가 실시예 1 과 같이 향상되어질 수 있다.
본 발명은 도 2의 a) 내지 d) 및 도 3 의 a) 내지 d) 에 나타낸 실시예 1 및 2 에 한정되지 않고, 본 발명의 범주와 정신 내에서 여러가지 형태로 변경될 수 있다.
실시예 1과 2 에 따르면, 실리콘 기판 (101 및 201) 의 후면상에 증착된 다결정 실리콘막 (107 및 207) 은 열처리 후, 상호접속선 형성전에 제거될 수도 있다. 이 경우, 실리콘 기판 (101 (201)) 의 후면은 다결정 실리콘막 (107 (207) 이 제거될 때에 동시에 50 내지 100nm 의 깊이로 에칭될 수 있다. 따라서, 기판 (101 (201)) 의 후면 가까이에 잔존하는 게터링된 중금속 오염물을 제거하고 후속 단계에서 이 중금속 오염물이 다시 기판 (101 (201)) 으로부터 해방되는 것을 방지하는 것이 가능하게 된다.
Claims (15)
- 게터링 단계를 갖는 반도체 장치를 제조하는 방법에 있어서,제 1 표면에 마주보는 제 2 표면을 갖는 반도체 기판의 제 1 표면상에 절연막을 형성하는 단계,상기 제 2 표면에 접촉하여 상기 반도체 기판의 상기 제 2 표면상에 제 1 다결정 실리콘막을 형성하는 단계,상기 반도체 기판내의 중금속 오염물이 상기 제 1 다결정 실리콘막으로 게터링되어지도록 상기 반도체 기판에 대하여 열처리를 수행하는 단계, 및상기 반도체 기판의 상기 제 1 표면상에 상호접속선을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 절연막이 층간 절연막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 다결정 실리콘막을 형성하는 상기 단계와 동시에 상기 절연막상에 제 2 다결정 실리콘막을 형성하는 단계, 및상기 반도체 기판에 대하여 상기 열처리를 수행하는 상기 단계의 전에 상기 제 2 다결정 실리콘막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서, 상기 제 2 다결정 실리콘막을 제거하는 상기 단계와 동시에 상기 절연막의 표면을 평탄화하기 위하여 상기 절연막의 표면을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 다결정 실리콘막을 형성하는 상기 단계와 동시에 상기 절연막상에 제 2 다결정 실리콘막을 형성하는 단계, 및상기 반도체 기판에 대한 상기 열처리를 수행하는 상기 단계후에 상기 제 2 다결정 실리콘막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서, 상기 절연막의 표면을 평탄화시키기 위하여 상기 제 2 다결정 실리콘막을 제거하는 상기 단계와 동시에 상기 절연막의 표면을 에칭시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판에 대한 상기 열처리를 수행하는 상기 단계와 상기 상호접속선을 형성하는 상기 단계의 사이에 상기 제 1 다결정 실리콘막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항에 있어서, 상기 제 1 다결정 실리콘막을 제거하는 상기 단계와 동시에 상기 반도체 기판의 후면을 50 내지 100nm 의 두께로 에칭시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 다결정 실리콘막은 0.2 내지 1.0 ㎛ 의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판은 500 내지 900 ℃ 의 온도에서 열처리를 받는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 상기 단계 전에 상기 반도체 기판의 상기 제 1 표면에서 소자영역을 형성함으로써, 상기 반도체 기판의 상기 제 1 표면에 소자영역을 한정시키는 단계,상기 소자영역의 표면상에 게이트 절연막을 형성시키는 단계, 및상기 게이트 절연막상에 게이트전극을 선택적으로 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 11 항에 있어서, 상기 게이트 전극의 측벽상에 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 11 항에 있어서, 상기 게이트 전극은 다결정 실리콘막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 13 항에 있어서, 상기 제 1 다결정 실리콘막은 상기 게이트 전극보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 상호접속선을 형성하는 상기 단계는,상기 절연막에, 상기 소자영역에 이르는 관통홀을 선택적으로 형성하는 단계,상기 관통홀을 도전막으로 메몰하는 단계, 및상기 상호접속선이 상기 도전막에 접촉하는 위치에서 상기 절연막상에 상호접속선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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